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公开(公告)号：CN101582437A
公开(公告)日：2009-11-18
申请号：CN200910147550.5
申请日：2005-10-21
Applicant: 株式会社瑞萨科技
IPC: H01L27/22 , H01L23/528 , H01L23/532 , G11C11/15
CPC classification number: H01L43/08 , B82Y10/00 , G11C11/15 , G11C11/1659 , G11C11/1675 , H01L27/228
Abstract: 本申请提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面积S1和S2。
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公开(公告)号：CN1770464A
公开(公告)日：2006-05-10
申请号：CN200510128349.4
申请日：2005-10-21
Applicant: 株式会社瑞萨科技
IPC: H01L27/22 , H01L27/105 , G11C11/15
CPC classification number: H01L43/08 , B82Y10/00 , G11C11/15 , G11C11/1659 , G11C11/1675 , H01L27/228
Abstract: 本申请提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面面积S1和S2。
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公开(公告)号：CN101364569A
公开(公告)日：2009-02-11
申请号：CN200810129847.4
申请日：2008-08-07
Applicant: 株式会社瑞萨科技
IPC: H01L21/82 , H01L21/768 , H01L27/22 , H01L23/522 , G11C11/02 , G11C11/15 , G11C11/16
CPC classification number: H01L43/12 , G11C11/161 , G11C11/1659 , G11C11/1675 , H01L27/228
Abstract: 本发明涉及磁性存储器的制造方法及磁性存储器。本发明提供一种磁性存储器。能够降低TMR元件的写入电流的偏差，可靠性高并能够实现小型化。包含TMR元件的磁性存储器的制造方法包括：形成下层布线层的工序；在该下层布线层上形成层间绝缘层的工序；在该层间绝缘层上以露出该下层布线层的方式形成开口部的工序；以覆盖该层间绝缘层和该开口部的内表面的方式形成阻挡金属层的工序；以埋入该开口部的方式在该阻挡金属层上形成金属层的工序；将该阻挡金属层用作停止部，研磨除去该阻挡金属层上的该金属层，形成包含埋入该开口部的金属层和该阻挡金属层的布线层的研磨工序；以及在该布线层上制作TMR元件的元件制作工序。
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公开(公告)号：CN1542748A
公开(公告)日：2004-11-03
申请号：CN200410031305.5
申请日：2004-03-26
Applicant: 株式会社瑞萨科技
CPC classification number: H01L43/12 , G11C11/16 , H01L27/228 , Y10T29/49041 , Y10T29/49048
Abstract: 为了减小TMR元件和与其连接的导体的位置配合公差，通过采用使用了用来在平面上的负X方向侧使TMR元件1和金属片5的侧面对齐的X方向边界掩膜S11的光刻技术，对TMR元件1和金属片5整形。X方向边界掩膜S11具有直线上的边界，该边界与Y方向平行，且配置成与TMR元件1和金属片5中任何一个在平面上交叉。而且，在正X方向侧利用该边界将TMR元件1和金属片5覆盖。
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公开(公告)号：CN1866361A
公开(公告)日：2006-11-22
申请号：CN200610091302.X
申请日：2004-03-26
Applicant: 株式会社瑞萨科技
IPC: G11B5/84
CPC classification number: H01L43/12 , G11C11/16 , H01L27/228 , Y10T29/49041 , Y10T29/49048
Abstract: 为了减小TMR元件和与其连接的导体的位置配合公差，通过采用使用了用来在平面上的负X方向侧使TMR元件1和金属片5的侧面对齐的X方向边界掩膜S11的光刻技术，对TMR元件1和金属片5整形。X方向边界掩膜S11具有直线形的边界，该边界与Y方向平行，且配置成与TMR元件1和金属片5中任何一个在平面上交叉。而且，在正X方向侧利用该边界将TMR元件1和金属片5覆盖。
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Patent Agency Ranking
公开(公告)号：CN1251316C
公开(公告)日：2006-04-12
申请号：CN03127860.4
申请日：2003-08-12
Applicant: 株式会社瑞萨科技
IPC: H01L21/336 , H01L21/8234 , H01L29/78 , H01L27/105
CPC classification number: H01L21/823418 , H01L21/823462 , H01L21/823468 , H01L27/1052
Abstract: 提供一种适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管，并且，用去除共用接头部分的侧壁绝缘膜的结构使电气特性恶化小的半导体器件及其制造方法。往共用接头(18a)形成处中的侧壁绝缘膜被去除的部分追加注入杂质而形成活性层(16)。另外，在高耐压电路部(AR1)层积绝缘膜而形成较宽的侧壁绝缘膜(10d)。由此，可以在存储器单元部(AR2)用的MOS晶体管中，使侧壁绝缘膜(10a)的形成宽度小，在高耐压电路部用的MOS晶体管中，使侧壁绝缘膜(10d)的形成宽度大。这样，在高耐压电路部(AR1)中，可以将源极/漏极活性层形成在更远离栅极的位置。
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公开(公告)号：CN1501461A
公开(公告)日：2004-06-02
申请号：CN03127860.4
申请日：2003-08-12
Applicant: 株式会社瑞萨科技
IPC: H01L21/336 , H01L21/8234 , H01L29/78 , H01L27/105
CPC classification number: H01L21/823418 , H01L21/823462 , H01L21/823468 , H01L27/1052
Abstract: 提供一种适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管，并且，用去除共用接头部分的侧壁绝缘膜的结构使电气特性恶化小的半导体器件及其制造方法。往共用接头18a形成处中的侧壁绝缘膜被去除的部分追加注入杂质而形成活性层16。另外，在高耐压电路部AR1层积绝缘膜而形成较宽的侧壁绝缘膜10d。由此，可以在存储器单元部AR2用的MOS晶体管中，使侧壁绝缘膜10a的形成宽度小，在高耐压电路部用的MOS晶体管中，使侧壁绝缘膜10d的形成宽度大。这样，在高耐压电路部AR1中，可以将源极/漏极活性层形成在更远离栅极的位置。
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公开(公告)号：CN101162755A
公开(公告)日：2008-04-16
申请号：CN200610147028.3
申请日：2006-11-13
Applicant: 株式会社瑞萨科技
IPC: H01L43/08 , H01L43/12 , H01L27/22 , H01L27/105 , H01L21/822 , G11C11/16
CPC classification number: H01L43/08 , B82Y10/00 , H01L27/228 , H01L43/12
Abstract: 一种半导体器件及其制造方法，这种半导体器件具有包括TMR膜的存储单元，利用它不会使存储器精度退化。在平面图中数字线的形成区的部分中的TMR下电极上相对应的区内，选择地形成TMR元件(TMR膜、TMR上电极)。TMR上电极由30nm至100nm的Ta形成，并且在制造过程时还起硬掩模的作用。在TMR元件的整个表面和TMR下电极的上表面上形成由LT－SiN形成的夹层绝缘膜，并且形成覆盖包括TMR下电极的侧表面的整个表面而且包括LT－SiN的夹层绝缘膜。形成覆盖整个表面而且包括SiO2的夹层绝缘膜。
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公开(公告)号：CN100524792C
公开(公告)日：2009-08-05
申请号：CN200510128349.4
申请日：2005-10-21
Applicant: 株式会社瑞萨科技
IPC: H01L27/22 , H01L27/105 , G11C11/15
CPC classification number: H01L43/08 , B82Y10/00 , G11C11/15 , G11C11/1659 , G11C11/1675 , H01L27/228
Abstract: 本申请提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面积S1和S2。
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公开(公告)号：CN101483176A
公开(公告)日：2009-07-15
申请号：CN200910000112.6
申请日：2009-01-05
Applicant: 株式会社瑞萨科技
IPC: H01L27/105 , H01L43/08 , H01L23/535
CPC classification number: H01L27/228 , H01L43/08
Abstract: 本发明提供一种磁记录装置，即便使具有非对称形状的记录层与局部孔这两者留有充分的间隔而形成在带状配线上，也能够抑制磁记录装置的尺寸增加。本发明的磁记录装置(MRAM)具有带状配线LS、局部孔LV、及磁记录元件(TMR元件)101。TMR元件101具有固定层11与记录层13。记录层13的俯视形状相对于记录层13的易磁化轴方向S为非对称，相对于与易磁化轴垂直的对称轴L为对称。靠近记录层13的面积中心的这一侧的、记录层13的轮廓部s1，面向局部孔LV形成侧。
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