公开(公告)号：CN100524792C

公开(公告)日：2009-08-05

申请号：CN200510128349.4

申请日：2005-10-21

Applicant: 株式会社瑞萨科技

Inventor： 奥村喜纪 ,  上野修一 ,  古田阳雄

IPC: H01L27/22 ,  H01L27/105 ,  G11C11/15

CPC classification number: H01L43/08 ,  B82Y10/00 ,  G11C11/15 ,  G11C11/1659 ,  G11C11/1675 ,  H01L27/228

Abstract: 本申请提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面积S1和S2。

公开(公告)号：CN101582437A

公开(公告)日：2009-11-18

申请号：CN200910147550.5

申请日：2005-10-21

Applicant: 株式会社瑞萨科技

Inventor： 奥村喜纪 ,  上野修一 ,  古田阳雄

IPC: H01L27/22 ,  H01L23/528 ,  H01L23/532 ,  G11C11/15

CPC classification number: H01L43/08 ,  B82Y10/00 ,  G11C11/15 ,  G11C11/1659 ,  G11C11/1675 ,  H01L27/228

Abstract: 本申请提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面积S1和S2。

公开(公告)号：CN1770464A

公开(公告)日：2006-05-10

申请号：CN200510128349.4

申请日：2005-10-21

Applicant: 株式会社瑞萨科技

Inventor： 奥村喜纪 ,  上野修一 ,  古田阳雄

IPC: H01L27/22 ,  H01L27/105 ,  G11C11/15

CPC classification number: H01L43/08 ,  B82Y10/00 ,  G11C11/15 ,  G11C11/1659 ,  G11C11/1675 ,  H01L27/228

Abstract: 本申请提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面面积S1和S2。

公开(公告)号：CN1251316C

公开(公告)日：2006-04-12

申请号：CN03127860.4

申请日：2003-08-12

Applicant: 株式会社瑞萨科技

Inventor： 奥村喜纪 ,  上野修一 ,  古田阳雄

IPC: H01L21/336 ,  H01L21/8234 ,  H01L29/78 ,  H01L27/105

CPC classification number: H01L21/823418 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/1052

Abstract: 提供一种适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管，并且，用去除共用接头部分的侧壁绝缘膜的结构使电气特性恶化小的半导体器件及其制造方法。往共用接头(18a)形成处中的侧壁绝缘膜被去除的部分追加注入杂质而形成活性层(16)。另外，在高耐压电路部(AR1)层积绝缘膜而形成较宽的侧壁绝缘膜(10d)。由此，可以在存储器单元部(AR2)用的MOS晶体管中，使侧壁绝缘膜(10a)的形成宽度小，在高耐压电路部用的MOS晶体管中，使侧壁绝缘膜(10d)的形成宽度大。这样，在高耐压电路部(AR1)中，可以将源极/漏极活性层形成在更远离栅极的位置。

公开(公告)号：CN1501461A

公开(公告)日：2004-06-02

申请号：CN03127860.4

申请日：2003-08-12

Applicant: 株式会社瑞萨科技

Inventor： 奥村喜纪 ,  上野修一 ,  古田阳雄

IPC: H01L21/336 ,  H01L21/8234 ,  H01L29/78 ,  H01L27/105

CPC classification number: H01L21/823418 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/1052

Abstract: 提供一种适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管，并且，用去除共用接头部分的侧壁绝缘膜的结构使电气特性恶化小的半导体器件及其制造方法。往共用接头18a形成处中的侧壁绝缘膜被去除的部分追加注入杂质而形成活性层16。另外，在高耐压电路部AR1层积绝缘膜而形成较宽的侧壁绝缘膜10d。由此，可以在存储器单元部AR2用的MOS晶体管中，使侧壁绝缘膜10a的形成宽度小，在高耐压电路部用的MOS晶体管中，使侧壁绝缘膜10d的形成宽度大。这样，在高耐压电路部AR1中，可以将源极/漏极活性层形成在更远离栅极的位置。