公开(公告)号：CN1763922A

公开(公告)日：2006-04-26

申请号：CN200510106715.6

申请日：2005-09-15

Applicant: 株式会社东芝

Inventor： 里中智哉 ,  佐佐木俊行 ,  成田雅贵

IPC: H01L21/3213 ,  H01L21/3065 ,  H01L21/28

CPC classification number: H01L21/32137 ,  H01L21/28044 ,  H01L21/32139 ,  H01L21/76229

Abstract: 公开了一种制造半导体器件的方法，包括以下步骤：将工件引入腔室，所述工件包括半导体衬底、在所述半导体衬底上形成的栅极绝缘膜，以及在所述栅极绝缘膜上形成的栅极电极膜；以及在所述腔室中形成栅极电极，所述栅极电极是通过各向异性干法刻蚀，相对于所述栅极绝缘膜选择性地刻蚀所述栅极电极膜形成的，其中所述栅极电极的形成包括至少在露出部分所述栅极绝缘膜之后，在刻蚀气体在所述腔室中的滞留时间为小于等于100毫秒的条件下，刻蚀所述栅极电极膜。

公开(公告)号：CN100355087C

公开(公告)日：2007-12-12

申请号：CN200410069018.3

申请日：2004-07-12

Applicant: 株式会社东芝

Inventor： 佐佐木俊行 ,  成田雅贵

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28 ,  H01L21/3065 ,  H01L21/00

CPC classification number: H01L21/823437

Abstract: 一种半导体器件包括：栅介质膜，形成于半导体衬底上；栅极，包括：第一电极层，形成于栅介质膜上，介质膜，厚度为5或更大且为100或更小，并形成于第一电极层上，以及第二电极层，形成于介质膜上；以及源和漏区，形成于栅极两侧的半导体衬底中。

公开(公告)号：CN1585136A

公开(公告)日：2005-02-23

申请号：CN200410069018.3

申请日：2004-07-12

Applicant: 株式会社东芝

Inventor： 佐佐木俊行 ,  成田雅贵

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28 ,  H01L21/3065 ,  H01L21/00

CPC classification number: H01L21/823437

Abstract: 一种半导体器件包括：栅介质膜，形成于半导体衬底上；栅极，包括：第一电极层，形成于栅介质膜上，介质膜，厚度为5或更大且为100或更小，并形成于第一电极层上，以及第二电极层，形成于介质膜上；以及源和漏区，形成于栅极两侧的半导体衬底中。