公开(公告)号：CN105308754B

公开(公告)日：2018-02-13

申请号：CN201480032559.0

申请日：2014-11-10

Applicant: 富士电机株式会社

Inventor： 八尾典明 ,  阿部和

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L23/34 ,  H01L21/26513 ,  H01L21/76 ,  H01L27/0248 ,  H01L29/04 ,  H01L29/0696 ,  H01L29/16 ,  H01L29/66136 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/868 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体装置包括：设置于绝缘膜(7)上的、由第一导电型的薄膜半导体层(14)构成的阴极区域(14A)；在绝缘膜上以与阴极区域构成pn结的方式设置的、由第二导电型的薄膜半导体层(15)构成的阳极区域(15A)；覆盖阴极区域(14A)和阳极区域(15A)的层间绝缘膜(16)；设置于层间绝缘膜上、经由贯穿层间绝缘膜的第一接触孔(18)与阴极区域连接的阴极电极(21)；和设置于层间绝缘膜上、经由贯穿层间绝缘膜的第二接触孔(19)与阳极区域连接的阳极电极(22)，从靠近pn结的界面(23)一侧的第一接触孔的端部至界面的电流路径的长度和从靠近界面一侧的第二接触孔的端部至界面的电流路径的长度中的、阴极区域和上述阳极区域中方块电阻较大的区域的电流路径的长度较短。

公开(公告)号：CN105103290B

公开(公告)日：2017-11-17

申请号：CN201480017180.2

申请日：2014-05-12

Applicant: 富士电机株式会社

Inventor： 八尾典明 ,  阿部和

IPC: H01L27/04 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L27/0255 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/26513 ,  H01L21/324 ,  H01L21/822 ,  H01L23/34 ,  H01L27/0629 ,  H01L27/1207 ,  H01L29/167 ,  H01L29/42356 ,  H01L29/6609 ,  H01L29/66348 ,  H01L29/7827 ,  H01L29/861 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置的制造方法，包括：隔着在半导体衬底(1)的表面上形成的绝缘膜(3)堆积薄膜半导体层(4)的工序；以第一杂质离子的射程小于薄膜半导体层在堆积时的膜厚的条件向薄膜半导体层注入第一杂质离子的工序；以及以比第一杂质离子的剂量高的剂量向薄膜半导体层选择性地注入第二杂质离子的工序，由薄膜半导体层中的注入了第一杂质离子的区域(5)和注入了第二杂质离子的区域(6)形成温度检测用二极管(31)。

公开(公告)号：CN105122451A

公开(公告)日：2015-12-02

申请号：CN201480012428.6

申请日：2014-03-13

Applicant: 富士电机株式会社

Inventor： 松井俊之 ,  阿部和 ,  八尾典明

IPC: H01L27/04 ,  H01L21/822 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: G05F1/463 ,  G01K7/01 ,  H01L27/0255 ,  H01L29/04 ,  H01L29/16 ,  H01L29/861

Abstract: 提供一种能够兼得在形成了有源元件的基板上具备隔着绝缘膜而形成的温度检测用二极管所要求的寿命和检测灵敏度的半导体装置的驱动方法。根据该温度检测用二极管的寿命规定温度检测用二极管的通电电流密度的上限值，并且根据该温度检测用二极管的输出电压的相对于标准偏差的允许偏差电压规定上述温度检测用二极管中通电的电流密度的下限值，在上述上限值和下限值的范围内确定上述温度检测用二极管的通电电流值。

公开(公告)号：CN102522427A

公开(公告)日：2012-06-27

申请号：CN201110414104.3

申请日：2009-01-28

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  椎木崇 ,  藤井岳志 ,  吉川功 ,  今川铁太郎 ,  小山雅纪 ,  浅井诚

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423

CPC classification number: H01L27/0629 ,  H01L27/0658 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7815 ,  H01L29/7827

Abstract: 一种半导体装置，在第1导电型基板的第1主面上形成：主电流流过的主活性区域以及第1主电极；和对流过上述主活性区域的上述主电流的变动进行检测的电流检测结构区域以及与上述第1主电极分离的第2主电极。在上述基板的第2主面上形成第3主电极，上述主活性区域具有第1沟槽栅极结构部，在上述第1沟槽栅极结构部之间，形成对元件的控制不起作用的第1虚拟沟槽结构部，上述电流检测结构区域具有第2沟槽栅极结构部，在上述第2沟槽栅极结构部之间，形成对元件的控制不起作用的第2虚拟沟槽结构部。上述主活性区域，在上述第1沟槽栅极结构部和上述第1虚拟沟槽结构部之间、以及在上述第1虚拟沟槽结构部彼此之间，形成与上述第1主电极电绝缘的第1个第2导电型的层，且上述第1沟槽栅极结构部相互连接。上述电流检测结构区域，在上述第2沟槽栅极结构部和上述第2虚拟沟槽结构部之间、以及在上述第2虚拟沟槽结构部彼此之间，形成与上述第2主电极电连接的第2个第2导电型的层，且上述第2沟槽栅极结构部和上述第1沟槽栅极结构部相互连接。

公开(公告)号：CN109155332B

公开(公告)日：2021-07-23

申请号：CN201780026996.5

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  藤井岳志 ,  小幡智幸

IPC: H01L29/739 ,  H01L29/78

Abstract: 在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a)，在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a)，MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此，能够降低通态电压。

公开(公告)号：CN106663692B

公开(公告)日：2020-03-06

申请号：CN201680002154.1

申请日：2016-02-03

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  宫田大嗣 ,  高桥英纪 ,  野口晴司 ,  岛田直也

IPC: H01L29/739 ,  H01L21/28 ,  H01L21/336 ,  H01L27/04 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 实现IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化。半导体装置(1A)具备：第一导电型的漂移层(3)；在漂移层(3)上被彼此相邻的沟槽(4)夹着的台面区(5)；栅极电极(8)，其隔着栅极绝缘膜(6)设置于各沟槽(4)的内部；第二导电型的基极区(9)，其设置于台面区(5)；第一导电型的发射极区(11)，其在基极区(9)的表层部沿着沟槽(4)的长边方向周期性地配置有多个；以及第二导电型的接触区(12)，其以夹着各发射极区(11)的方式沿着长边方向与发射极区交替地配置，形成为比发射极区(11)深，且蔓延到发射极区(11)的正下方并相互分离。

公开(公告)号：CN105308754A

公开(公告)日：2016-02-03

申请号：CN201480032559.0

申请日：2014-11-10

Applicant: 富士电机株式会社

Inventor： 八尾典明 ,  阿部和

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L23/34 ,  H01L21/26513 ,  H01L21/76 ,  H01L27/0248 ,  H01L29/04 ,  H01L29/0696 ,  H01L29/16 ,  H01L29/66136 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/868 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体装置包括：设置于绝缘膜(7)上的、由第一导电型的薄膜半导体层(14)构成的阴极区域(14A)；在绝缘膜上以与阴极区域构成pn结的方式设置的、由第二导电型的薄膜半导体层(15)构成的阳极区域(15A)；覆盖阴极区域(14A)和阳极区域(15A)的层间绝缘膜(16)；设置于层间绝缘膜上、经由贯穿层间绝缘膜的第一接触孔(18)与阴极区域连接的阴极电极(21)；和设置于层间绝缘膜上、经由贯穿层间绝缘膜的第二接触孔(19)与阳极区域连接的阳极电极(22)，从靠近pn结的界面(23)一侧的第一接触孔的端部至界面的电流路径的长度和从靠近界面一侧的第二接触孔的端部至界面的电流路径的长度中的、阴极区域和上述阳极区域中方块电阻较大的区域的电流路径的长度较短。

公开(公告)号：CN105023845A

公开(公告)日：2015-11-04

申请号：CN201510151867.1

申请日：2015-04-01

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  河野宪司 ,  田边广光

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/0696 ,  G01R31/2601 ,  H01L22/14 ,  H01L22/30 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2224/05624 ,  H01L2224/45015 ,  H01L2224/4813 ,  H01L2224/48139 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2224/85801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2224/45099 ,  H01L2924/207 ,  H01L29/66545 ,  H01L29/66553

Abstract: 本发明提供一种具备伪沟槽MOS单元，并且市场故障率低的沟槽栅型的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。首先，在n-型半导体基板1的正面，形成具备在元件的深度方向上延伸的栅极电极(8)的沟槽MOS单元、和具备在元件的深度方向上延伸的伪栅极电极(18)的伪沟槽MOS单元。接下来，在n-型半导体基板(1)的正面上，形成发射极电极(9)以及筛选焊盘DG。筛选焊盘DG与伪栅极电极(18)连接。接下来，在发射极电极(9)与筛选焊盘DG之间施加规定电压，来进行针对伪栅极绝缘膜(17)的筛选。接下来，通过覆盖发射极电极(9)以及筛选焊盘DG的镀膜(13)，来将发射极电极(9)与筛选焊盘DG短路，从而完成产品。

公开(公告)号：CN103022115A

公开(公告)日：2013-04-03

申请号：CN201210441210.5

申请日：2009-01-28

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  椎木崇 ,  藤井岳志 ,  吉川功 ,  今川铁太郎 ,  小山雅纪 ,  浅井诚

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0658 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7815 ,  H01L29/7827

Abstract: 本发明提供一种半导体装置。在主元件(24)的源电极(25)和电流检测元件(21)的电流感应电极(22)之间连接电流检测用的电阻。栅极绝缘膜(36)的绝缘耐压比反向偏压时可流过电流检测元件(21)的最大电流与上述电阻之积大。主元件(24)的p主体区域(32)的扩散深度比电流检测元件(21)的p主体区域(31)的扩散深度浅，主元件(24)的p主体区域(32)的端部的曲率比电流检测元件(21)的p主体区域(31)的端部的曲率小。因此，在外加反向偏压时，主元件(24)的p主体区域(32)的端部的电场变得比电流检测元件(21)的p主体区域(31)的端部的电场高，主元件(24)变得易于在电流检测元件(21)之前发生雪崩击穿。

公开(公告)号：CN1391289A

公开(公告)日：2003-01-15

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n－型表面区14，该表面区14是延伸到该半导体芯片表面的n－型漂移层12的延伸部分，每个n－型表面区14是用由p型阱区13包围的一条条纹形成，及n－型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。