公开(公告)号：CN104254920B

公开(公告)日：2017-03-08

申请号：CN201380014333.3

申请日：2013-07-04

Applicant: 富士电机株式会社

Inventor： 新村康 ,  坂田敏明

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L21/266 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/66348 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7827

Abstract: 提供了一种超结MOS型半导体装置，其中，设置在形成MOS栅极结构的第一导电型半导体基板的第一主表面和位于第一主表面的相反侧的第二主表面之间的n-型漂移层是包括n型区域(1)和p型区域(2)，且n型区域(1)和p型区域(2)之间的pn结沿着与基板主表面垂直的方向设置的并列pn层(20)的结构，n型区域(1)和p型区域(2)具有与基板主表面垂直的方向的长度比与基板主表面平行的方向的宽度长的结构，并且n型区域交替地以接触的方式排列。p型区域(2)的第二主表面侧的下端部(26)由p型低浓度区域的高浓度的下端部和p型低浓度区域的低浓度的下端部沿着与基板主表面平行的方向以预定的节距重复而构成。据此，能够提供改善关断损耗和关断dv/dt之间的权衡关系，并且提高雪崩耐量的超结MOS型半导体装置。(1)和p型区域(2)沿着与基板主表面平行的方向

公开(公告)号：CN106057866A

公开(公告)日：2016-10-26

申请号：CN201610121087.7

申请日：2016-03-03

Applicant: 富士电机株式会社

Inventor： 坂田敏明 ,  新村康 ,  竹野入俊司

IPC: H01L29/06 ,  H01L21/336

CPC classification number: H01L29/0634 ,  H01L29/66477

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。

公开(公告)号：CN105047712A

公开(公告)日：2015-11-11

申请号：CN201510102973.0

申请日：2015-03-09

Applicant: 富士电机株式会社

Inventor： 坂田敏明 ,  新村康

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/78 ,  H01L29/66325 ,  H01L29/66477 ,  H01L29/7393

Abstract: 本发明提供一种能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量的纵向型半导体装置及其制造方法。在具备元件活性部和耐压结构部的纵向型半导体装置中，在元件活性部的第一主表面具备第一主电极和栅极焊盘电极，在第一主电极下部的漂移层具备第一并列pn层，在栅极焊盘电极下部具备第二并列pn层。在栅极焊盘电极下部的第二并列pn层与被配置在漂移层的表面层的p阱区域之间具备第一导电型隔离区域，通过使第二并列pn层的重复间距比第一并列pn层的重复间距窄，能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量。

公开(公告)号：CN101350365B

公开(公告)日：2013-03-13

申请号：CN200810131543.1

申请日：2008-07-11

Applicant: 富士电机株式会社

Inventor： 新村康 ,  小林孝 ,  井上正范 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/38 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7811 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/41741 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，包括一种传导层，该传导层在p型保护环上形成且绝缘薄膜介于它们之间以便与相应的p型保护环连接。每个传导层的内端部凸出于直接内接的p型保护环之上。p型保护环的杂质浓度被设置在n型半导体衬底杂质浓度和p阱区杂质浓度之间。结果，p型保护环可以被缩短且芯片大小可被减小。此外，该器件可被制成对外来电荷较不敏感。

公开(公告)号：CN107045995B

公开(公告)日：2023-02-17

申请号：CN201611233526.X

申请日：2016-12-28

Applicant: 富士电机株式会社

Inventor： 新村康 ,  宍户秀聪 ,  岛藤贵行 ,  新井利浩

IPC: H01L21/66 ,  H01L21/336

Abstract: 本发明容易地评价半导体元件的反馈电容。提供一种评价方法，该评价方法为评价半导体元件的反馈电容的评价方法，具备：特性取得阶段，取得与反馈电容相关的第1特性和与反馈电容相关的第2特性；评价阶段，基于第1特性和第2特性评价反馈电容。第1特性可以为与半导体元件的耐压对应的特性，第2特性可以为半导体元件的导通电阻。在评价阶段中，可以基于第1特性和第2特性之比来评价反馈电容。

公开(公告)号：CN105047712B

公开(公告)日：2019-08-06

申请号：CN201510102973.0

申请日：2015-03-09

Applicant: 富士电机株式会社

Inventor： 坂田敏明 ,  新村康

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量的纵向型半导体装置及其制造方法。在具备元件活性部和耐压结构部的纵向型半导体装置中，在元件活性部的第一主表面具备第一主电极和栅极焊盘电极，在第一主电极下部的漂移层具备第一并列pn层，在栅极焊盘电极下部具备第二并列pn层。在栅极焊盘电极下部的第二并列pn层与被配置在漂移层的表面层的p阱区域之间具备第一导电型隔离区域，通过使第二并列pn层的重复间距比第一并列pn层的重复间距窄，能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量。

公开(公告)号：CN104103501B

公开(公告)日：2019-01-01

申请号：CN201410138566.0

申请日：2014-04-08

Applicant: 富士电机株式会社

Inventor： 新村康

IPC: H01L21/26

Abstract: 本发明提供一种以低成本来实现特性均匀化的电子射线照射的半导体装置的制造方法。从层叠有多片晶片的晶片堆叠体的表面和背面这两个方向照射电子射线。另外，使晶片堆叠体的晶片累计厚度比电子射线的射程要薄。由此，提供一种能够使晶片之间的电气特性极为均匀化、而且能够使电子射线的照射次数减少以降低成本的半导体装置制造方法。

公开(公告)号：CN104103501A

公开(公告)日：2014-10-15

申请号：CN201410138566.0

申请日：2014-04-08

Applicant: 富士电机株式会社

Inventor： 新村康

IPC: H01L21/26

CPC classification number: H01L21/765 ,  H01L21/263 ,  H01L21/2636 ,  H01L21/265 ,  H01L21/28 ,  H01L22/14 ,  H01L29/0638

Abstract: 本发明提供一种以低成本来实现特性均匀化的电子射线照射的半导体装置的制造方法。从层叠有多片晶片的晶片堆叠体的表面和背面这两个方向照射电子射线。另外，使晶片堆叠体的晶片累计厚度比电子射线的射程要薄。由此，提供一种能够使晶片之间的电气特性极为均匀化、而且能够使电子射线的照射次数减少以降低成本的半导体装置制造方法。

公开(公告)号：CN102347366A

公开(公告)日：2012-02-08

申请号：CN201110230128.3

申请日：2011-08-02

Applicant: 富士电机株式会社

Inventor： 新村康

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L29/739 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0626 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41766 ,  H01L29/6634 ,  H01L29/66712 ,  H01L29/66727 ,  H01L29/7395

Abstract: 本发明的目的在于提供一种MOS型半导体器件，能够降低成本，而不会降低击穿电压，并且能防止导通电阻增大。本发明的MOS型半导体器件包括：p基极区(17)，p基极区(17)的底部形成为具有有限曲率半径的结构，并选择性地设置在n-漂移层(1)的正面区域上；n型第一区(6)，n型第一区(6)选择性地设置在p基极区(17)的正面区域上；栅电极(8)，栅电极(8)设置在n型第一区(6)的表面和n-漂移层(1)的表面之间的p基极区(17)的一部分表面上，并且在p基极区(17)的正面和栅电极(8)之间插入有栅绝缘膜(10)；以及金属电极(13)，金属电极(13)与n型第一区(6)的表面以及p基极区(17)的表面的中央部以导电的方式接触，其中，基极区和漂移层之间的PN接合面在基极区的外部和内部都具有曲率中心。

公开(公告)号：CN103779414B

公开(公告)日：2018-10-26

申请号：CN201310481305.4

申请日：2013-10-15

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p‑区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n‑层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。