公开(公告)号：CN104078364A

公开(公告)日：2014-10-01

申请号：CN201410062018.4

申请日：2014-02-24

Applicant: 富士电机株式会社

Inventor： 山田三千矢 ,  藤平龙彦

IPC: H01L21/336 ,  H01L21/263 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/66477 ,  H01L21/263 ,  H01L21/324 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7813

Abstract: 本发明提供一种超接合半导体装置的制造方法，能利用沟槽填埋法高精度地形成高浓度层，并能改善Eoff与dV/dt的权衡关系。利用沟槽填埋法形成并列pn层(30a)，并在该并列pn层(30a)的上部形成质子照射层(20)。通过热处理使该质子照射层(20)的质子(19)施主化，形成高浓度n型半导体层(23)。另外，通过利用质子照射法来形成高浓度n型半导体，从而能与形成于外延层上的情况相比，高精度地形成高浓度n型半导体层23的杂质浓度及厚度。

公开(公告)号：CN103996712A

公开(公告)日：2014-08-20

申请号：CN201410052003.X

申请日：2014-02-14

Applicant: 富士电机株式会社

Inventor： 北村睦美 ,  山田三千矢 ,  藤平龙彦

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

CPC classification number: H01L29/0688 ,  H01L21/26586 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802

Abstract: 本发明提供一种能使用沟槽充填法来改善Eoff和关断dV/dt之间的权衡(trade-off)关系的低成本半导体装置及其制造方法。利用沟槽充填法来形成超接合即并列pn层(20)，在其上部的n型半导体层(2)(n型柱)中利用离子注入法来形成高浓度n型半导体区域(11)，从而与利用外延层形成高浓度n型半导体层的情况相比，能改善Eoff和关断dV/dt之间的权衡关系。由于无需再如现有的利用多级外延法来形成超接合的情况那样、重复冗长的工序，因而能缩短工序并降低成本。

公开(公告)号：CN1299365C

公开(公告)日：2007-02-07

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：-5.43+0.0316Vbr＜ρ＜-8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n-型表面区14，该表面区14是延伸到该半导体芯片表面的n-型漂移层12的延伸部分，每个n-型表面区14是用由p型阱区13包围的一条条纹形成，及n-型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。

公开(公告)号：CN104078364B

公开(公告)日：2019-03-15

申请号：CN201410062018.4

申请日：2014-02-24

Applicant: 富士电机株式会社

Inventor： 山田三千矢 ,  藤平龙彦

IPC: H01L21/336 ,  H01L21/263 ,  H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种超接合半导体装置的制造方法，能利用沟槽填埋法高精度地形成高浓度层，并能改善Eoff与dV/dt的权衡关系。利用沟槽填埋法形成并列pn层(30a)，并在该并列pn层(30a)的上部形成质子照射层(20)。通过热处理使该质子照射层(20)的质子(19)施主化，形成高浓度n型半导体层(23)。另外，通过利用质子照射法来形成高浓度n型半导体，从而能与形成于外延层上的情况相比，高精度地形成高浓度n型半导体层23的杂质浓度及厚度。

公开(公告)号：CN1391289A

公开(公告)日：2003-01-15

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n－型表面区14，该表面区14是延伸到该半导体芯片表面的n－型漂移层12的延伸部分，每个n－型表面区14是用由p型阱区13包围的一条条纹形成，及n－型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。