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公开(公告)号：CN112468122A
公开(公告)日：2021-03-09
申请号：CN202011405325.X
申请日：2020-12-04
Applicant: 哈尔滨工业大学
IPC: H03K5/134
Abstract: 一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。
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公开(公告)号：CN104616699B
公开(公告)日：2017-11-03
申请号：CN201510100847.1
申请日：2015-03-07
Applicant: 哈尔滨工业大学
IPC: G11C29/42
Abstract: 负偏压温度不稳定性影响下存储器抗多位翻转可靠性评估模型的设计方法，涉及抗辐射加固电路领域，具体涉及一种存储器在多位翻转效应下可靠性评估模型的设计方法。为了解决现有的存储器抗多位翻转可靠性评估模型设计方法设计出的模型评估准确率低的问题。本发明分析NBTI效应对临界电荷的影响，得到NBTI效应与临界电荷的对应值以及对应关系；统计EventSBU和EventMBU，得到不同临界电荷的存储器发生MBUs事件的概率；根据MBUs事件概率与NBTI应力时间的关系曲线，建立考虑NBTI效应的多位翻转事件概率模型最终得到未使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型和使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型本发明适用于抗辐射加固电路领域。
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公开(公告)号：CN106095610A
公开(公告)日：2016-11-09
申请号：CN201610393856.9
申请日：2016-06-06
Applicant: 哈尔滨工业大学
IPC: G06F11/10
CPC classification number: G06F11/1076
Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
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公开(公告)号：CN103812472B
公开(公告)日：2016-06-01
申请号：CN201410074893.4
申请日：2014-03-03
Applicant: 哈尔滨工业大学
Abstract: 抗单粒子瞬态效应的触发器，涉及集成电路领域。解决了集成电路设计中单粒子瞬态效应的发生概率越来越高，其脉冲干扰信号被集成电路系统中存储单元捕获导致电路软错误的概率越来越高的问题。初始信号经第一反相器反相后发送至第三脉冲锁存器并输出至异或门xor1和第二反相器，异或门xor1的输出信号经第三反相器反相后同时发送至第一脉冲锁存器和第二脉冲锁存器，第一脉冲锁存器与第二脉冲锁存器的输出信号均发送至与非门，与非门的输出信号经第四反相器反相后发送至异或门xor2，第三脉冲锁存器的输出信号经第二反相器反相后发送至第四脉冲锁存器，第四脉冲锁存器的输出信号经第五反相器反相后发送至异或门xor2，异或门xor2的输出信号为触发器的输出信号。本发明适用于消除单粒子瞬态效应。
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公开(公告)号：CN109637567B
公开(公告)日：2021-06-01
申请号：CN201811554714.1
申请日：2018-12-19
Applicant: 哈尔滨工业大学
IPC: G11C7/24 , G11C11/413
Abstract: 一种监测触发器是否发生翻转的边沿检测电路及触发器，它涉及一种边沿检测电路及触发器。本发明要解决SETTOFF触发器对SEU软错误的在线监测和修正以及检测SET和TE错误过程中，SETTOFF触发器中原沿检测(TD)电路中的晶体管尺寸不能采用最小尺寸来实现而必须要经过特定的设计，从而增大了TD电路输入和输出之间的传播延迟，进而产生毛刺脉冲引发流水线的重写操作的问题。本发明设计了用于监测流水线中的触发器是否发生翻转的沿检测电路，并且通过合理的监测机制实现了对D触发器单粒子翻转效应的监测和纠正以及对单粒子瞬态效应和时序错误的监测功能，本发明应用于触发器领域。
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Patent Agency Ranking
公开(公告)号：CN110209524A
公开(公告)日：2019-09-06
申请号：CN201910527261.1
申请日：2019-06-18
Applicant: 哈尔滨工业大学
IPC: G06F11/10
Abstract: 一种抗单粒子瞬态效应的ECC译码器加固方法，涉及ECC译码器加固技术。本发明是为了解决传统的三模冗余技术无法避免因校正子向量计算模块或校正子向量比较模块受到SET干扰而引起对码字的错误纠正的问题。本发明首先计算奇偶校验方程得到校正子向量；然后将得到的校正子向量进行或运算，得到信号corr_en；根据输入的校正子向量输出相关的错误模式向量(e1,e2,e3,…,ek)；将信号corr_en与错误模式向量进行与运算；最后将运算果与原始输入码字进行异或运算。本发明主要用于ECC译码器的加固。
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公开(公告)号：CN105448327B
公开(公告)日：2018-03-16
申请号：CN201510786303.5
申请日：2015-11-16
Applicant: 哈尔滨工业大学
IPC: G11C11/413 , G11C11/419
Abstract: 抗多节点翻转的存储单元，涉及集成电路技术领域。为了解决现有存储单元在辐射环境下不具备抵抗单粒子多节点翻转的能力，从而引起存储单元的存储状态改变的问题。该存储单元包括一号PMOS晶体管、二号PMOS晶体管、三号PMOS晶体管、四号PMOS晶体管、一号NMOS晶体管、二号NMOS晶体管、三号NMOS晶体管、四号NMOS晶体管、五号NMOS晶体管、六号NMOS晶体管、七号NMOS晶体管、八号NMOS晶体管，字线WL、位线BL和位线BLN。本发明所述的存储单元能够抵抗单粒子单一节点的翻转和单粒子多节点的翻转，防止SEU效应改变存储单元的存储状态，提高了系统的可靠性。适用于集成电路中。
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公开(公告)号：CN107144783A
公开(公告)日：2017-09-08
申请号：CN201710325752.9
申请日：2017-05-10
Applicant: 哈尔滨工业大学
IPC: G01R31/3185
Abstract: 支持单位和多位故障注入的SRAM型FPGA评估方法，本发明涉及故障注入的SRAM型FPGA评估方法。本发明的目的是为了解决现有技术无法同时采用单位故障和多位故障累积对SRAM型FPGA故障注入平台进行评估，无法准确得出SEU的累积对SRAM型FPGA敏感性的影响的问题。过程为：一、注入一位故障；二、检验待测电路输出状态；三、进入修复故障流程；四、得到单位故障模式软错误率；五、注入一位故障；六、检验待测电路输出状态，若没有错误发生回到五，若有错误发生进入七；七、进入修复故障流程；八、得到多位故障累积模式软错误率；九、得出SEU的累积对SRAM型FPGA敏感性的影响。本发明用于集成电路设计领域。
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公开(公告)号：CN103812472A
公开(公告)日：2014-05-21
申请号：CN201410074893.4
申请日：2014-03-03
Applicant: 哈尔滨工业大学
Abstract: 抗单粒子瞬态效应的触发器，涉及集成电路领域。解决了集成电路设计中单粒子瞬态效应的发生概率越来越高，其脉冲干扰信号被集成电路系统中存储单元捕获导致电路软错误的概率越来越高的问题。初始信号经第一反相器反相后发送至第三脉冲锁存器并输出至异或门xor1和第二反相器，异或门xor1的输出信号经第三反相器反相后同时发送至第一脉冲锁存器和第二脉冲锁存器，第一脉冲锁存器与第二脉冲锁存器的输出信号均发送至与非门，与非门的输出信号经第四反相器反相后发送至异或门xor2，第三脉冲锁存器的输出信号经第二反相器反相后发送至第四脉冲锁存器，第四脉冲锁存器的输出信号经第五反相器反相后发送至异或门xor2，异或门xor2的输出信号为触发器的输出信号。本发明适用于消除单粒子瞬态效应。
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公开(公告)号：CN112468122B
公开(公告)日：2023-08-18
申请号：CN202011405325.X
申请日：2020-12-04
Applicant: 哈尔滨工业大学
IPC: H03K5/134
Abstract: 一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。
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