公开(公告)号：CN107144783A

公开(公告)日：2017-09-08

申请号：CN201710325752.9

申请日：2017-05-10

Applicant: 哈尔滨工业大学

Inventor： 肖立伊 ,  张荣生 ,  李杰 ,  曹雪兵

IPC: G01R31/3185

Abstract: 支持单位和多位故障注入的SRAM型FPGA评估方法，本发明涉及故障注入的SRAM型FPGA评估方法。本发明的目的是为了解决现有技术无法同时采用单位故障和多位故障累积对SRAM型FPGA故障注入平台进行评估，无法准确得出SEU的累积对SRAM型FPGA敏感性的影响的问题。过程为：一、注入一位故障；二、检验待测电路输出状态；三、进入修复故障流程；四、得到单位故障模式软错误率；五、注入一位故障；六、检验待测电路输出状态，若没有错误发生回到五，若有错误发生进入七；七、进入修复故障流程；八、得到多位故障累积模式软错误率；九、得出SEU的累积对SRAM型FPGA敏感性的影响。本发明用于集成电路设计领域。

公开(公告)号：CN106095610A

公开(公告)日：2016-11-09

申请号：CN201610393856.9

申请日：2016-06-06

Applicant: 哈尔滨工业大学

Inventor： 肖立伊 ,  柳姗姗 ,  李杰 ,  齐春华 ,  曹雪兵 ,  张荣生 ,  李林哲

IPC: G06F11/10

CPC classification number: G06F11/1076

Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。

公开(公告)号：CN106503392B

公开(公告)日：2019-08-23

申请号：CN201611000399.9

申请日：2016-11-14

Applicant: 哈尔滨工业大学

Inventor： 肖立伊 ,  曹雪兵 ,  李杰 ,  张荣生

IPC: G06F17/50

Abstract: 一种考虑版图布局信息的组合逻辑电路的单粒子多瞬态软错误敏感性评估方法，涉及组合逻辑电路的软错误敏感性评估技术，为了解决现有组合逻辑电路软错误评估方法无法有效的评估单粒子多瞬态的软错误敏感性的问题。步骤一、基于版图布局信息提取有效敏感体，并进行Geant4蒙特卡洛仿真；步骤二、生成“黄金”网表文件以及调用快速SPICE仿真工具进行仿真；步骤三、生成错误注入网表以及调用快速SPICE仿真工具进行仿真；步骤四、根据步骤二及步骤三得到的组合逻辑电路输出端的逻辑状态，得到组合逻辑电路的失效率，根据失效率评估组合逻辑电路的单粒子多瞬态软错误敏感性。本发明适用于评估组合逻辑电路的软错误敏感性。

公开(公告)号：CN106095610B

公开(公告)日：2018-11-02

申请号：CN201610393856.9

申请日：2016-06-06

Applicant: 哈尔滨工业大学

Inventor： 肖立伊 ,  柳姗姗 ,  李杰 ,  齐春华 ,  曹雪兵 ,  张荣生 ,  李林哲

IPC: G06F11/10

Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。

公开(公告)号：CN106503392A

公开(公告)日：2017-03-15

申请号：CN201611000399.9

申请日：2016-11-14

Applicant: 哈尔滨工业大学

Inventor： 肖立伊 ,  曹雪兵 ,  李杰 ,  张荣生

IPC: G06F17/50

Abstract: 一种考虑版图布局信息的组合逻辑电路的单粒子多瞬态软错误敏感性评估方法，涉及组合逻辑电路的软错误敏感性评估技术，为了解决现有组合逻辑电路软错误评估方法无法有效的评估单粒子多瞬态的软错误敏感性的问题。步骤一、基于版图布局信息提取有效敏感体，并进行Geant4蒙特卡洛仿真；步骤二、生成“黄金”网表文件以及调用快速SPICE仿真工具进行仿真；步骤三、生成错误注入网表以及调用快速SPICE仿真工具进行仿真；步骤四、根据步骤二及步骤三得到的组合逻辑电路输出端的逻辑状态，得到组合逻辑电路的失效率，根据失效率评估组合逻辑电路的单粒子多瞬态软错误敏感性。本发明适用于评估组合逻辑电路的软错误敏感性。