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公开(公告)号：CN105448327A
公开(公告)日：2016-03-30
申请号：CN201510786303.5
申请日：2015-11-16
Applicant: 哈尔滨工业大学
IPC: G11C11/413 , G11C11/419
CPC classification number: G11C11/413 , G11C11/419
Abstract: 抗多节点翻转的存储单元，涉及集成电路技术领域。为了解决现有存储单元在辐射环境下不具备抵抗单粒子多节点翻转的能力，从而引起存储单元的存储状态改变的问题。该存储单元包括一号PMOS晶体管、二号PMOS晶体管、三号PMOS晶体管、四号PMOS晶体管、一号NMOS晶体管、二号NMOS晶体管、三号NMOS晶体管、四号NMOS晶体管、五号NMOS晶体管、六号NMOS晶体管、七号NMOS晶体管、八号NMOS晶体管，字线WL、位线BL和位线BLN。本发明所述的存储单元能够抵抗单粒子单一节点的翻转和单粒子多节点的翻转，防止SEU效应改变存储单元的存储状态，提高了系统的可靠性。适用于集成电路中。
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公开(公告)号：CN105448327B
公开(公告)日：2018-03-16
申请号：CN201510786303.5
申请日：2015-11-16
Applicant: 哈尔滨工业大学
IPC: G11C11/413 , G11C11/419
Abstract: 抗多节点翻转的存储单元，涉及集成电路技术领域。为了解决现有存储单元在辐射环境下不具备抵抗单粒子多节点翻转的能力，从而引起存储单元的存储状态改变的问题。该存储单元包括一号PMOS晶体管、二号PMOS晶体管、三号PMOS晶体管、四号PMOS晶体管、一号NMOS晶体管、二号NMOS晶体管、三号NMOS晶体管、四号NMOS晶体管、五号NMOS晶体管、六号NMOS晶体管、七号NMOS晶体管、八号NMOS晶体管，字线WL、位线BL和位线BLN。本发明所述的存储单元能够抵抗单粒子单一节点的翻转和单粒子多节点的翻转，防止SEU效应改变存储单元的存储状态，提高了系统的可靠性。适用于集成电路中。
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Patent Agency Ranking
公开(公告)号：CN104616699B
公开(公告)日：2017-11-03
申请号：CN201510100847.1
申请日：2015-03-07
Applicant: 哈尔滨工业大学
IPC: G11C29/42
Abstract: 负偏压温度不稳定性影响下存储器抗多位翻转可靠性评估模型的设计方法，涉及抗辐射加固电路领域，具体涉及一种存储器在多位翻转效应下可靠性评估模型的设计方法。为了解决现有的存储器抗多位翻转可靠性评估模型设计方法设计出的模型评估准确率低的问题。本发明分析NBTI效应对临界电荷的影响，得到NBTI效应与临界电荷的对应值以及对应关系；统计EventSBU和EventMBU，得到不同临界电荷的存储器发生MBUs事件的概率；根据MBUs事件概率与NBTI应力时间的关系曲线，建立考虑NBTI效应的多位翻转事件概率模型最终得到未使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型和使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型本发明适用于抗辐射加固电路领域。
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公开(公告)号：CN106095610A
公开(公告)日：2016-11-09
申请号：CN201610393856.9
申请日：2016-06-06
Applicant: 哈尔滨工业大学
IPC: G06F11/10
CPC classification number: G06F11/1076
Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
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公开(公告)号：CN106095610B
公开(公告)日：2018-11-02
申请号：CN201610393856.9
申请日：2016-06-06
Applicant: 哈尔滨工业大学
IPC: G06F11/10
Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
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公开(公告)号：CN104796157A
公开(公告)日：2015-07-22
申请号：CN201510201240.2
申请日：2015-04-24
Applicant: 哈尔滨工业大学
IPC: H03M13/11
Abstract: 存储器抗多位翻转分块矩阵码加固方法，涉及抗辐射加固电路领域。解决了目前错误纠正码存在纠错能力低、可靠性差、硬件性能开销大、成本高的问题。本发明是将要保护的数据在逻辑上进行模块划分及矩阵布局，通过相应的编码模块和译码模块，使得在具有高水平纠正能力的同时，消耗很小的面积和功耗开销；并且，用户可以根据不同需求，调整数据矩阵的参数，在纠正能力和性能开销之间进行权衡，得到最优方案；相比较传统的二维码的纠正能力更强，甚至比差集码的纠正能力还要强，并且具有比差集码的低面积和更小的功能开销的特性，适用于对可靠性和性能要求较高的存储器。
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公开(公告)号：CN104616699A
公开(公告)日：2015-05-13
申请号：CN201510100847.1
申请日：2015-03-07
Applicant: 哈尔滨工业大学
IPC: G11C29/42
Abstract: 负偏压温度不稳定性影响下存储器抗多位翻转可靠性评估模型的设计方法，涉及抗辐射加固电路领域，具体涉及一种存储器在多位翻转效应下可靠性评估模型的设计方法。为了解决现有的存储器抗多位翻转可靠性评估模型设计方法设计出的模型评估准确率低的问题。本发明分析NBTI效应对临界电荷的影响，得到NBTI效应与临界电荷的对应值以及对应关系；统计EventSBU和EventMBU，得到不同临界电荷的存储器发生MBUs事件的概率；根据MBUs事件概率与NBTI应力时间的关系曲线，建立考虑NBTI效应的多位翻转事件概率模型；最终得到未使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型和使用擦除技术的考虑NBTI效应的存储器抗多位翻转MTTF模型。本发明适用于抗辐射加固电路领域。
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