公开(公告)号：CN113299743B

公开(公告)日：2024-04-05

申请号：CN202110034048.4

申请日：2021-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张正伟 ,  黄昱明 ,  曾奕森 ,  张根育 ,  刘奕莹

IPC: H01L29/40 ,  H01L29/417 ,  H01L29/78 ,  H01L21/336

Abstract: 方法包括提供结构，该结构包括：半导体衬底，位于半导体衬底上方的外延源极/漏极部件，以及位于外延源极/漏极部件上方的一个或多个介电层；在一个或多个介电层中蚀刻孔，以暴露外延源极/漏极部件的部分；在外延源极/漏极部件的部分上方形成硅化物层；在硅化物层上方形成导电阻挡层；以及对至少导电阻挡层应用等离子体清洁工艺，其中等离子体清洁工艺使用包括N2气体和H2气体的气体混合物，并且在至少300℃的温度下执行。本申请的实施例还涉及制造半导体器件的方法及半导体器件。

公开(公告)号：CN113299743A

公开(公告)日：2021-08-24

申请号：CN202110034048.4

申请日：2021-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张正伟 ,  黄昱明 ,  曾奕森 ,  张根育 ,  刘奕莹

IPC: H01L29/40 ,  H01L29/417 ,  H01L29/78 ,  H01L21/336

Abstract: 方法包括提供结构，该结构包括：半导体衬底，位于半导体衬底上方的外延源极/漏极部件，以及位于外延源极/漏极部件上方的一个或多个介电层；在一个或多个介电层中蚀刻孔，以暴露外延源极/漏极部件的部分；在外延源极/漏极部件的部分上方形成硅化物层；在硅化物层上方形成导电阻挡层；以及对至少导电阻挡层应用等离子体清洁工艺，其中等离子体清洁工艺使用包括N2气体和H2气体的气体混合物，并且在至少300℃的温度下执行。本申请的实施例还涉及制造半导体器件的方法及半导体器件。

公开(公告)号：CN110223954B

公开(公告)日：2021-08-17

申请号：CN201810998352.9

申请日：2018-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢炜业 ,  张志维 ,  李弘贸 ,  黄俊贤 ,  黄昱明 ,  蔡彦明 ,  王毓萱 ,  陈泓旭 ,  陈昱恺 ,  郑宇彣

IPC: H01L21/768 ,  H01L21/8234 ,  H01L23/528 ,  H01L27/088

Abstract: 本发明的实施例总体性地提供与包括阻挡层的导电部件相关的实例及其方法。在实施例中，在穿过介电层直至源极/漏极区的开口中沉积金属层。金属层沿着源极/漏极区并且沿着介电层的至少部分地限定开口的侧壁。氮化金属层包括实施包括至少一次方向依赖性的等离子体工艺的多次等离子体工艺。通过多次等离子体工艺使金属层的部分保持未被氮化。形成硅化物区，其包括使金属层的未氮化部分与源极/漏极区的部分反应。在位于金属层的氮化部分上的开口中设置导电材料。

公开(公告)号：CN104851873B

公开(公告)日：2019-01-18

申请号：CN201410298521.X

申请日：2014-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张志仲 ,  曹荣志 ,  林俊泽 ,  黄昱明 ,  张添尚 ,  蔡建欣

IPC: H01L23/532 ,  H01L21/768

Abstract: 本发明提供了一种用于形成多层势垒的方法，包括在衬底上方形成导线，在导线上方沉积介电层，在介电层中形成插塞开口，通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒。

公开(公告)号：CN110223954A

公开(公告)日：2019-09-10

申请号：CN201810998352.9

申请日：2018-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢炜业 ,  张志维 ,  李弘贸 ,  黄俊贤 ,  黄昱明 ,  蔡彦明 ,  王毓萱 ,  陈泓旭 ,  陈昱恺 ,  郑宇彣

IPC: H01L21/768 ,  H01L21/8234 ,  H01L23/528 ,  H01L27/088

Abstract: 本发明的实施例总体性地提供与包括阻挡层的导电部件相关的实例及其方法。在实施例中，在穿过介电层直至源极/漏极区的开口中沉积金属层。金属层沿着源极/漏极区并且沿着介电层的至少部分地限定开口的侧壁。氮化金属层包括实施包括至少一次方向依赖性的等离子体工艺的多次等离子体工艺。通过多次等离子体工艺使金属层的部分保持未被氮化。形成硅化物区，其包括使金属层的未氮化部分与源极/漏极区的部分反应。在位于金属层的氮化部分上的开口中设置导电材料。

公开(公告)号：CN104851873A

公开(公告)日：2015-08-19

申请号：CN201410298521.X

申请日：2014-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张志仲 ,  曹荣志 ,  林俊泽 ,  黄昱明 ,  张添尚 ,  蔡建欣

IPC: H01L23/532 ,  H01L21/768

CPC classification number: H01L23/53238 ,  H01L21/76846 ,  H01L21/76856 ,  H01L21/76862 ,  H01L23/53223 ,  H01L23/53266 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种用于形成多层势垒的方法，包括在衬底上方形成导线，在导线上方沉积介电层，在介电层中形成插塞开口，通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒。