-
公开(公告)号：CN103247630A
公开(公告)日：2013-08-14
申请号：CN201210195392.2
申请日：2012-06-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247 , H01L29/423 , H01L21/28
CPC classification number: H01L21/28273 , H01L27/11524
Abstract: 本发明涉及分裂栅极器件及其制造方法，其中，一种半导体器件包括：衬底；设置在第一区域中的衬底上方的存储元件；设置在存储元件上方的控制栅极；设置在邻近第一区域的第二区域中的衬底上的高k介电层；以及设置在高k介电层上方并邻近存储元件和控制栅极的金属选择栅极。
-
公开(公告)号：CN105845686A
公开(公告)日：2016-08-10
申请号：CN201610059788.2
申请日：2016-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L27/10
CPC classification number: H01L28/90 , H01L27/0629 , H01L27/10805 , H01L27/1157 , H01L27/11573 , H01L28/40 , H01L29/517 , H01L29/66545 , H01L27/115 , H01L27/10
Abstract: 本发明的一些实施例涉及布置在半导体衬底上的集成电路(IC)，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存区域和逻辑区域的相应的上部衬底表面凹进。包括多晶硅底部电极、布置在多晶硅底部电极上方的导电顶部电极以及使底部电极和顶部电极分离的电容器电介质的电容器设置在电容器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。本发明实施例涉及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。
-
公开(公告)号：CN106298796B
公开(公告)日：2019-07-05
申请号：CN201610160401.2
申请日：2016-03-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11573 , H01L27/11575 , H01L27/06 , H01L27/1157 , H01L29/423 , H01L29/94
CPC classification number: H01L27/11575 , H01L27/0629 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L29/42344 , H01L29/945
Abstract: 本发明提供了用于形成分裂栅极闪存单元的方法以及产生的集成电路。提供具有存储单元区和电容器区的半导体衬底。电容器区包括一个或多个牺牲浅沟槽隔离(STI)区。对一个或多个牺牲STI区实施第一蚀刻以去除一个或多个牺牲STI区以及暴露与一个或多个牺牲STI区对应的一个或多个沟槽。在作为一个或多个沟槽的衬垫的半导体衬底的区域内注入掺杂剂。形成填充一个或多个沟槽的导电层。对导电层实施第二蚀刻以在存储单元区上方形成存储单元的控制栅极和选择栅极的一个以及在电容器区上方形成指状沟槽电容器的上电极。本发明的实施例还涉及用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法。
-
公开(公告)号：CN101154619A
公开(公告)日：2008-04-02
申请号：CN200710153182.6
申请日：2007-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/31 , H01L21/82 , H01L21/336
Abstract: 本发明提供一种半导体装置的制造方法，包括下列步骤：步骤A，提供衬底，该衬底包含在其中形成的隔离区；步骤B，在该衬底及部分的隔离区上形成介电层，该介电层具有第一厚度；步骤C，除去该介电层；以及步骤D，重复步骤B至步骤C两次或更多次。与现有技术相比，本发明能使得衬底的预定区域中的介电层具有更大的厚度，从而减少或消除与寄生晶体管、击穿干扰及漏电路径相关的问题。
-
公开(公告)号：CN109216364B
公开(公告)日：2022-04-01
申请号：CN201711349362.1
申请日：2017-12-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11526 , H01L27/11531 , H01L29/423
Abstract: 在制造半导体器件的方法中，在衬底的存储器单元区中形成由保护层覆盖的存储器单元结构。形成掩模图案。掩模图案具有位于第一电路区上方的开口，同时通过掩模图案覆盖存储器单元区和第二电路区。凹进第一电路区中的衬底，同时保护存储器单元区和第二电路区。在截面图中观察，在位于凹进的衬底上方的第一电路区中形成具有第一栅极介电层的第一场效应晶体管(FET)，并且在位于衬底上方的第二电路区中形成具有第二栅极介电层的第二FET。本发明实施例涉及半导体器件及其制造方法。
-
Patent Agency Ranking
公开(公告)号：CN105845686B
公开(公告)日：2021-09-03
申请号：CN201610059788.2
申请日：2016-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1157 , H01L49/02
Abstract: 本发明的一些实施例涉及布置在半导体衬底上的集成电路(IC)，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存区域和逻辑区域的相应的上部衬底表面凹进。包括多晶硅底部电极、布置在多晶硅底部电极上方的导电顶部电极以及使底部电极和顶部电极分离的电容器电介质的电容器设置在电容器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。本发明实施例涉及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。
-
公开(公告)号：CN105742288A
公开(公告)日：2016-07-06
申请号：CN201510979156.3
申请日：2015-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/42344 , H01L27/0629 , H01L27/11573 , H01L28/90 , H01L29/408 , H01L27/11563 , H01L27/11568
Abstract: 一些实施例涉及一种集成电路(IC)。IC包括半导体衬底，半导体衬底包括闪速存储区和电容器区。闪速存储单元布置在闪速存储区上方以及包括布置在闪速存储单元的第一和第二源极/漏极区之间的多晶硅选择栅极。闪速存储单元也包括布置在选择栅极旁边并且通过控制栅极介电层与选择栅极分开的控制栅极。电容器布置在电容器区上方以及包括多晶硅第一电容器极板和多晶硅第二电容器极板，第一电容器极板和多晶硅第二电容器极板彼此相互交叉以及通过电容器介电层彼此分开。电容器介电层和控制栅极介电层由相同的材料制成。本发明实施例涉及与闪速存储器集成的梳形电容器。
-
公开(公告)号：CN100590841C
公开(公告)日：2010-02-17
申请号：CN200710153182.6
申请日：2007-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/31 , H01L21/82 , H01L21/336
Abstract: 本发明提供一种半导体装置的制造方法，包括下列步骤：步骤A，提供衬底，该衬底包含在其中形成的隔离区；步骤B，在该衬底及部分的隔离区上形成介电层，该介电层具有第一厚度，该介电层是由氮化硅材料所形成；步骤C，除去该介电层；以及步骤D，重复步骤B至步骤C两次或更多次。与现有技术相比，本发明能使得衬底的预定区域中的介电层具有更大的厚度，从而减少或消除与寄生晶体管、击穿干扰及漏电路径相关的问题。
-
公开(公告)号：CN117174648A
公开(公告)日：2023-12-05
申请号：CN202310889239.8
申请日：2023-07-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L29/06
Abstract: 实施例包括围绕嵌入式集成电路管芯的裂缝停止器结构及其形成。裂缝停止器结构可以包括由填充层分隔开的多个层。裂缝停止器的层可以包括多个子层，子层中的一些提供粘合、硬度缓冲和用于从裂缝停止器结构的一个层过渡至裂缝停止器结构的另一层的材料梯度。本申请的实施例还涉及半导体器件及其形成方法。
-
公开(公告)号：CN116230684A
公开(公告)日：2023-06-06
申请号：CN202210901255.X
申请日：2022-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/522 , H01L21/768
Abstract: 实施例是形成半导体结构的方法，包括：在第一衬底上方形成第一互连结构，第一互连结构包括介电层和位于介电层中的金属化图案，在第一互连结构上方形成再分布通孔，再分布通孔电耦接至第一互连结构的金属化图案中的至少一个，在再分布通孔上方形成再分布焊盘，再分布焊盘电耦接至再分布通孔，在再分布焊盘上方形成第一介电层，以及在第一介电层上方形成第二介电层。该方法还包括图案化第一介电层和第二介电层，在再分布焊盘上方和第一介电层中形成接合通孔，接合通孔电耦接至再分布焊盘，接合通孔与再分布通孔重叠，以及在接合通孔上方和第二介电层中形成第一接合焊盘，第一接合焊盘电耦接至接合通孔。本发明的实施例还涉及半导体结构。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.025 seconds)
