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公开(公告)号：CN110970440B
公开(公告)日：2022-06-24
申请号：CN201910112270.4
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524
Abstract: 本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在外围区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。本发明的实施例涉及用于嵌入式存储器的防凹陷结构。
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公开(公告)号：CN107871708A
公开(公告)日：2018-04-03
申请号：CN201710835332.5
申请日：2017-09-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/266 , H01L27/04
Abstract: 一种半导体器件包括第一电压器件区、第二电压器件区以及第一电压器件区与第二电压器件区共有的深阱。第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压。深阱具有第一导电类型。第一电压器件区包括具有第二导电类型的第一阱和具有第一导电类型的第二阱。第二电压器件区包括具有第二导电类型的第三阱和具有第一导电类型的第四阱。在第四阱下方形成具有第二导电类型的第二深阱。第一阱、第二阱和第三阱与第一深阱接触，并且通过第二深阱将第四阱与第一深阱分离。本发明还提供了一种半导体器件的制造方法。
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公开(公告)号：CN105845686A
公开(公告)日：2016-08-10
申请号：CN201610059788.2
申请日：2016-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L27/10
CPC classification number: H01L28/90 , H01L27/0629 , H01L27/10805 , H01L27/1157 , H01L27/11573 , H01L28/40 , H01L29/517 , H01L29/66545 , H01L27/115 , H01L27/10
Abstract: 本发明的一些实施例涉及布置在半导体衬底上的集成电路(IC)，该半导体衬底包括闪存区域、电容器区域和逻辑区域。电容器区域的上部衬底表面分别相对于闪存区域和逻辑区域的相应的上部衬底表面凹进。包括多晶硅底部电极、布置在多晶硅底部电极上方的导电顶部电极以及使底部电极和顶部电极分离的电容器电介质的电容器设置在电容器区域的凹进的上部衬底表面上方。闪速存储器单元设置在闪存区域的上部衬底表面上方。闪速存储器单元包括选择栅极，该选择栅极具有与电容器的顶部电极的平坦化的上表面共面的平坦化的上表面。本发明实施例涉及平板电容与闪速存储器和/或高k金属栅极CMOS的集成技术。
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公开(公告)号：CN107871708B
公开(公告)日：2020-06-12
申请号：CN201710835332.5
申请日：2017-09-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/266 , H01L27/04
Abstract: 一种半导体器件包括第一电压器件区、第二电压器件区以及第一电压器件区与第二电压器件区共有的深阱。第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压。深阱具有第一导电类型。第一电压器件区包括具有第二导电类型的第一阱和具有第一导电类型的第二阱。第二电压器件区包括具有第二导电类型的第三阱和具有第一导电类型的第四阱。在第四阱下方形成具有第二导电类型的第二深阱。第一阱、第二阱和第三阱与第一深阱接触，并且通过第二深阱将第四阱与第一深阱分离。本发明还提供了一种半导体器件的制造方法。
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公开(公告)号：CN110970440A
公开(公告)日：2020-04-07
申请号：CN201910112270.4
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524
Abstract: 本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在外围区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。本发明的实施例涉及用于嵌入式存储器的防凹陷结构。
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Patent Agency Ranking
公开(公告)号：CN106298796B
公开(公告)日：2019-07-05
申请号：CN201610160401.2
申请日：2016-03-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11573 , H01L27/11575 , H01L27/06 , H01L27/1157 , H01L29/423 , H01L29/94
CPC classification number: H01L27/11575 , H01L27/0629 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L29/42344 , H01L29/945
Abstract: 本发明提供了用于形成分裂栅极闪存单元的方法以及产生的集成电路。提供具有存储单元区和电容器区的半导体衬底。电容器区包括一个或多个牺牲浅沟槽隔离(STI)区。对一个或多个牺牲STI区实施第一蚀刻以去除一个或多个牺牲STI区以及暴露与一个或多个牺牲STI区对应的一个或多个沟槽。在作为一个或多个沟槽的衬垫的半导体衬底的区域内注入掺杂剂。形成填充一个或多个沟槽的导电层。对导电层实施第二蚀刻以在存储单元区上方形成存储单元的控制栅极和选择栅极的一个以及在电容器区上方形成指状沟槽电容器的上电极。本发明的实施例还涉及用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法。
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公开(公告)号：CN109524386A
公开(公告)日：2019-03-26
申请号：CN201810978755.7
申请日：2018-08-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L27/11521
Abstract: 本申请的各个实施例针对包括具有单元型顶部布局的浮置栅极测试器件的集成电路(IC)，以及用于形成IC的方法。在一些实施例中，IC包括半导体衬底和浮置栅极测试器件。浮置栅极测试器件位于半导体衬底上，并且包括浮置栅电极和位于浮置栅电极上面的控制栅电极。浮置栅电极和控制栅电极部分地限定了岛部的阵列，并且进一步部分地限定了互连岛部的多个桥部。岛部和桥部限定了单元型顶部布局，并且可以例如防止对浮置栅极测试器件的工艺引起的损坏。
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公开(公告)号：CN109524386B
公开(公告)日：2020-08-11
申请号：CN201810978755.7
申请日：2018-08-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L27/11521
Abstract: 本申请的各个实施例针对包括具有单元型顶部布局的浮置栅极测试器件的集成电路(IC)，以及用于形成IC的方法。在一些实施例中，IC包括半导体衬底和浮置栅极测试器件。浮置栅极测试器件位于半导体衬底上，并且包括浮置栅电极和位于浮置栅电极上面的控制栅电极。浮置栅电极和控制栅电极部分地限定了岛部的阵列，并且进一步部分地限定了互连岛部的多个桥部。岛部和桥部限定了单元型顶部布局，并且可以例如防止对浮置栅极测试器件的工艺引起的损坏。
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公开(公告)号：CN105742288B
公开(公告)日：2019-04-23
申请号：CN201510979156.3
申请日：2015-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11573 , H01L27/06 , H01L29/423 , H01L29/40
Abstract: 一些实施例涉及一种集成电路(IC)。IC包括半导体衬底，半导体衬底包括闪速存储区和电容器区。闪速存储单元布置在闪速存储区上方以及包括包括布置在闪速存储单元的第一和第二源极/漏极区之间的多晶硅选择栅极。闪速存储单元也包括布置在选择栅极旁边并且通过控制栅极介电层与选择栅极分开的控制栅极。电容器布置在电容器区上方以及包括多晶硅第一电容器极板和多晶硅第二电容器极板，第一电容器极板和多晶硅第二电容器极板彼此相互交叉以及通过电容器介电层彼此分开。电容器介电层和控制栅极介电层由相同的材料制成。本发明实施例涉及与闪速存储器集成的梳形电容器。
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公开(公告)号：CN109216364A
公开(公告)日：2019-01-15
申请号：CN201711349362.1
申请日：2017-12-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11526 , H01L27/11531 , H01L29/423
Abstract: 在制造半导体器件的方法中，在衬底的存储器单元区中形成由保护层覆盖的存储器单元结构。形成掩模图案。掩模图案具有位于第一电路区上方的开口，同时通过掩模图案覆盖存储器单元区和第二电路区。凹进第一电路区中的衬底，同时保护存储器单元区和第二电路区。在截面图中观察，在位于凹进的衬底上方的第一电路区中形成具有第一栅极介电层的第一场效应晶体管(FET)，并且在位于衬底上方的第二电路区中形成具有第二栅极介电层的第二FET。本发明实施例涉及半导体器件及其制造方法。
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