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公开(公告)号：CN110838494B
公开(公告)日：2023-02-07
申请号：CN201811544201.2
申请日：2018-12-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各种实施例涉及具有边界侧壁间隔件的嵌入式存储器边界结构及相关形成方法。在一些实施例中，在半导体衬底中形成隔离结构以将存储区与逻辑区分离。在所述存储区上形成存储单元结构，并在所述隔离结构上形成伪结构。形成覆盖所述伪结构的边界侧壁间隔件。保护介质层形成在所述边界侧壁间隔件的顶面上。所述边界侧壁间隔件和所述保护介质层提供平滑的边界侧壁以在所述逻辑器件结构的形成期间不会经受损坏，因此，在使用HKMG技术形成所述逻辑器件结构期间不会吸收高k蚀刻残余物。本发明的实施例还提供了集成电路及其形成方法。
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公开(公告)号：CN108269746B
公开(公告)日：2020-10-13
申请号：CN201711335237.5
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 测试邻近的半导体器件之间的桥接的方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部。测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。本发明的实施例还涉及测试结构。
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公开(公告)号：CN111223865A
公开(公告)日：2020-06-02
申请号：CN201911135869.6
申请日：2019-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11521
Abstract: 一种形成接点到栅极监控图案的方法及半导体元件。形成接点到栅极监控图案的方法包括：在半导体基板中形成浅沟槽隔离(STI)区域，此STI区域邻接半导体基板中的主动区域；在半导体基板上方形成多个栅极结构；以及在栅极结构之间并形成与STI区域接触的多个导电接点，其中主动区域的一部分在导电接点之间。
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公开(公告)号：CN112164716A
公开(公告)日：2021-01-01
申请号：CN202010967774.7
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/40 , H01L27/11517 , H01L27/11521 , H01L27/11531 , H01L21/66
Abstract: 测试邻近的半导体器件之间的桥接的方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部。测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。本发明的实施例还涉及测试结构。
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公开(公告)号：CN110838494A
公开(公告)日：2020-02-25
申请号：CN201811544201.2
申请日：2018-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11548 , H01L27/11575
Abstract: 本申请的各种实施例涉及具有边界侧壁间隔件的嵌入式存储器边界结构及相关形成方法。在一些实施例中，在半导体衬底中形成隔离结构以将存储区与逻辑区分离。在所述存储区上形成存储单元结构，并在所述隔离结构上形成伪结构。形成覆盖所述伪结构的边界侧壁间隔件。保护介质层形成在所述边界侧壁间隔件的顶面上。所述边界侧壁间隔件和所述保护介质层提供平滑的边界侧壁以在所述逻辑器件结构的形成期间不会经受损坏，因此，在使用HKMG技术形成所述逻辑器件结构期间不会吸收高k蚀刻残余物。本发明的实施例还提供了集成电路及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN108269746A
公开(公告)日：2018-07-10
申请号：CN201711335237.5
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 测试邻近的半导体器件之间的桥接的方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部。测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。本发明的实施例还涉及测试结构。
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公开(公告)号：CN103247630A
公开(公告)日：2013-08-14
申请号：CN201210195392.2
申请日：2012-06-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247 , H01L29/423 , H01L21/28
CPC classification number: H01L21/28273 , H01L27/11524
Abstract: 本发明涉及分裂栅极器件及其制造方法，其中，一种半导体器件包括：衬底；设置在第一区域中的衬底上方的存储元件；设置在存储元件上方的控制栅极；设置在邻近第一区域的第二区域中的衬底上的高k介电层；以及设置在高k介电层上方并邻近存储元件和控制栅极的金属选择栅极。
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公开(公告)号：CN113140570B
公开(公告)日：2025-04-04
申请号：CN202011023938.7
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种记忆体元件及其制造方法，记忆体元件包含擦除栅极、擦除栅极介电质、第一和第二浮栅极、第一和第二控制栅极、第一选择栅极、第二选择栅极、共用源极条，以及硅化物垫。擦除栅极位于基板的第一部分上方。第一选择栅极沿着第一方向至少部分通过第一控制栅极与擦除栅极隔开。第二选择栅极沿着第一方向至少部分通过第二控制栅极与擦除栅极隔开。共用源极条位于基板的第二部分上，其中共用源极条与擦除栅极沿着垂直第一方向的第二方向上排列。硅化物垫位于共用源极条下方且位于基板的第二部分内，其中硅化物垫的上表面平坦于擦除栅极介电质的下表面。
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公开(公告)号：CN111223865B
公开(公告)日：2022-08-09
申请号：CN201911135869.6
申请日：2019-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11521
Abstract: 一种形成接点到栅极监控图案的方法及半导体元件。形成接点到栅极监控图案的方法包括：在半导体基板中形成浅沟槽隔离(STI)区域，此STI区域邻接半导体基板中的主动区域；在半导体基板上方形成多个栅极结构；以及在栅极结构之间并形成与STI区域接触的多个导电接点，其中主动区域的一部分在导电接点之间。
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公开(公告)号：CN110970440B
公开(公告)日：2022-06-24
申请号：CN201910112270.4
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524
Abstract: 本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在外围区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。本发明的实施例涉及用于嵌入式存储器的防凹陷结构。
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