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公开(公告)号：CN113540344B
公开(公告)日：2024-12-24
申请号：CN202110727994.7
申请日：2021-06-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马可·范·达尔 , 荷尔本·朵尔伯斯 , 乔治奥斯·韦理安尼堤斯 , 布兰丁·迪里耶 , 马礼修
Abstract: 提供了一种存储器器件，其可以包括第一电极、包括至少一个半导体金属氧化物层和至少一个含氢金属层的存储器层堆叠、以及第二电极。提供一种半导体器件，其可包括含有源极区、漏极区和沟道区的半导体金属氧化物层，位于沟道区表面的含氢金属层，以及位于沟道区上的栅电极。含氢金属层。每个含氢金属层可以包括至少90％的原子百分比的选自铂、铱、锇和钌的至少一种金属，并且可以包括0.001％至10％的原子百分比的氢原子％。氢原子可以可逆地浸入相应的半导体金属氧化物层中以改变电阻率并编码存储位。本发明的实施例还涉及半导体器件及其操作方法。
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公开(公告)号：CN104037227B
公开(公告)日：2017-03-01
申请号：CN201310236959.0
申请日：2013-06-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 戈本·多恩伯斯 , 马克范·达尔 , 乔治斯·威廉提斯 , 布兰丁·迪里耶 , 克里希纳·库马尔·布瓦尔卡 , 查理德·肯尼斯·奥克斯兰德 , 马丁·克里斯多夫·霍兰德 , 施奕强 , 马提亚斯·帕斯拉克
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/785 , H01L29/1054 , H01L29/66795
Abstract: 具有背面钝化层的FinFET包括设置在衬底上的模板层、设置在模板层上方的缓冲层、设置在缓冲层上方的沟道背面钝化层以及设置在沟道背面钝化层上方的沟道层。栅极绝缘层设置在沟道层和沟道背面钝化层上方并且与沟道层和沟道背面钝化层接触。缓冲层可选地包含铝，以及沟道层可以可选地包含III-V族半导体化合物。STI可以设置在沟道背面钝化层的相对侧上，并且沟道背面钝化层可以具有在STI的顶面之上设置的顶面以及在STI的顶面之下设置的底面。本发明还提供了一种具有沟道背面钝化层器件的FinFET和方法。
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公开(公告)号：CN113380898A
公开(公告)日：2021-09-10
申请号：CN202110603926.X
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L21/34 , H01L27/22 , H01L27/24
Abstract: 一种半导体晶体管，包括沟道结构，该沟道结构包括沟道区域和位于沟道区域的相应侧上的两个源极/漏极区域，其中，沟道区域和两个源极/漏极区域沿第一方向堆叠。栅极结构围绕沟道区域。本发明的实施例还涉及一种半导体器件、以及形成半导体晶体管的方法。
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公开(公告)号：CN113380897A
公开(公告)日：2021-09-10
申请号：CN202110601485.X
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L29/08 , H01L21/34 , H01L27/22 , H01L27/24
Abstract: 提供了晶体管、集成半导体器件及制造方法。该晶体管包括图案化的栅电极、位于图案化的栅电极上方的介电层和图案化的第一氧化物半导体层，该图案化的第一氧化物半导体层包括沟道区和位于沟道区的侧上的源极/漏极区。源极/漏极区的厚度大于沟道区的厚度。该晶体管还包括置于图案化的第一氧化物半导体层上并连接到图案化的第一氧化物半导体层的源极/漏极区的接触件。
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公开(公告)号：CN103367440A
公开(公告)日：2013-10-23
申请号：CN201210362410.1
申请日：2012-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/41791 , H01L21/76224 , H01L21/76232 , H01L21/823821 , H01L27/0886 , H01L27/0924 , H01L29/0649 , H01L29/36 , H01L29/4236 , H01L29/66795 , H01L29/6681 , H01L29/785
Abstract: 提供一种用于鳍式场效应晶体管(FinFET)器件的鳍结构。器件包括：衬底、设置在衬底上的第一半导体材料、设置在衬底上方并且形成在第一半导体材料的相对两侧的浅沟槽隔离(STI)区、以及形成在STI区上设置的第一鳍和第二鳍的第二半导体材料，第一鳍与第二鳍间隔第一半导体材料的宽度。鳍结构可以用于通过形成在第一鳍、在第一鳍和第二鳍之间设置的第一半导体材料的顶面、以及第二鳍上方形成的栅极层来生成FinFET器件。
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Patent Agency Ranking
公开(公告)号：CN111128734B
公开(公告)日：2023-12-19
申请号：CN201910868922.7
申请日：2019-09-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 布兰丁·迪里耶 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 马丁·克里斯多夫·霍兰德 , 荷尔本·朵尔伯斯 , 乔治·瓦伦提斯 , 堤姆斯·文森
IPC: H01L21/336 , H01L21/8234 , H01L27/088
Abstract: 在制造半导体器件的方法中，在半导体层的沟道区域上方形成伪栅极结构，在伪栅极结构的相对侧上形成源极/漏极外延层，对源极/漏极外延层实施平坦化操作，图案化平坦化的源极/漏极外延层，去除伪栅极结构以形成栅极间隔，以及在栅极间隔中形成金属栅极结构。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN113394216A
公开(公告)日：2021-09-14
申请号：CN202110602005.1
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
Inventor： 乔治奥斯·韦理安尼堤斯 , 布兰丁·迪里耶
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 本发明涉及多栅器件及其形成方法。一种示例性器件包括布置在衬底上方的沟道层、第一外延源极/漏极部件和第二外延源极/漏极部件。该沟道层布置在第一外延源极/漏极部件与第二外延源极/漏极部件之间。金属栅极布置在第一外延源极/漏极部件与第二外延源极/漏极部件之间。该金属栅极布置在沟道层的至少两个侧上方并与其物理接触。源极/漏极接触件布置在第一外延源极/漏极部件上方。掺杂晶体半导体层，例如镓掺杂晶体锗层，布置在第一外延源极/漏极部件与源极/漏极接触件之间。该掺杂晶体半导体层布置在第一外延源极/漏极部件的至少两个侧上方并与其物理接触。在一些实施例中，该掺杂晶体半导体层具有小于约1x10‑9Ω‑cm2的接触电阻率。
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公开(公告)号：CN104952732A
公开(公告)日：2015-09-30
申请号：CN201410250707.8
申请日：2014-06-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/10
CPC classification number: H01L29/66545 , H01L29/41791 , H01L29/42392 , H01L29/66795 , H01L29/785 , H01L29/78696
Abstract: 本发明提供了半导体器件及其形成方法。半导体器件包括位于鳍的沟道部分上方的栅极。鳍包括具有第一有源区顶面的鳍的第一有源区和具有第二有源区顶面的鳍的第二有源区，其中，第一有源区顶面与浅沟槽隔离(STI)的第一STI部分的第一STI顶面共平面，并且第二有源区顶面与STI的第二STI部分的第二STI顶面共平面。在器件形成过程中，本发明的方法不需使鳍、第一STI部分或第二STI部分中的至少一个凹进。与需要使鳍、第一STI部分或第二STI部分中的至少一个凹进的半导体器件形成方法相比，不需使鳍、第一STI部分或第二STI部分中的至少一个凹进改进了半导体器件的形成方法并使该形成方法更有效率。
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公开(公告)号：CN104037227A
公开(公告)日：2014-09-10
申请号：CN201310236959.0
申请日：2013-06-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 戈本·多恩伯斯 , 马克范·达尔 , 乔治斯·威廉提斯 , 布兰丁·迪里耶 , 克里希纳·库马尔·布瓦尔卡 , 查理德·肯尼斯·奥克斯兰德 , 马丁·克里斯多夫·霍兰德 , 施奕强 , 马提亚斯·帕斯拉克
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/785 , H01L29/1054 , H01L29/66795
Abstract: 具有背面钝化层的FinFET包括设置在衬底上的模板层、设置在模板层上方的缓冲层、设置在缓冲层上方的沟道背面钝化层以及设置在沟道背面钝化层上方的沟道层。栅极绝缘层设置在沟道层和沟道背面钝化层上方并且与沟道层和沟道背面钝化层接触。缓冲层可选地包含铝，以及沟道层可以可选地包含III-V族半导体化合物。STI可以设置在沟道背面钝化层的相对侧上，并且沟道背面钝化层可以具有在STI的顶面之上设置的顶面以及在STI的顶面之下设置的底面。本发明还提供了一种具有沟道背面钝化层器件的FinFET和方法。
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公开(公告)号：CN113540344A
公开(公告)日：2021-10-22
申请号：CN202110727994.7
申请日：2021-06-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马可·范·达尔 , 荷尔本·朵尔伯斯 , 乔治奥斯·韦理安尼堤斯 , 布兰丁·迪里耶 , 马礼修
Abstract: 提供了一种存储器器件，其可以包括第一电极、包括至少一个半导体金属氧化物层和至少一个含氢金属层的存储器层堆叠、以及第二电极。提供一种半导体器件，其可包括含有源极区、漏极区和沟道区的半导体金属氧化物层，位于沟道区表面的含氢金属层，以及位于沟道区上的栅电极。含氢金属层。每个含氢金属层可以包括至少90％的原子百分比的选自铂、铱、锇和钌的至少一种金属，并且可以包括0.001％至10％的原子百分比的氢原子％。氢原子可以可逆地浸入相应的半导体金属氧化物层中以改变电阻率并编码存储位。本发明的实施例还涉及半导体器件及其操作方法。
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