公开(公告)号：CN116779613A

公开(公告)日：2023-09-19

申请号：CN202310089898.3

申请日：2023-02-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈家忠 ,  苏子昂 ,  刘雅芸 ,  郑仪侃

IPC: H01L27/092 ,  H01L21/8238

Abstract: 半导体器件包括衬底。该半导体器件包括延伸到衬底中并且具有第一U形的至少部分的第一栅极区域。该半导体器件包括延伸到衬底中并且具有第二U形的沟道区域。该半导体器件包括延伸到衬底中并且具有井形的第二栅极区域。井形设置在第二U形之间，并且第二U形还设置在第一U形之间。本发明的实施例还提供了制造半导体器件的方法。

公开(公告)号：CN115863417A

公开(公告)日：2023-03-28

申请号：CN202210963996.0

申请日：2022-08-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈家忠 ,  刘思麟 ,  洪照俊 ,  庄惠中 ,  陈志良 ,  刘雅芸

IPC: H01L29/73 ,  H01L27/102 ,  H01L27/02 ,  G01K13/00 ,  H10B10/10 ,  H10B12/10 ,  H10B20/10

Abstract: 本申请的实施例公开了半导体器件、半导体结构和制造半导体结构的方法。半导体器件包括双极结型晶体管(BJT)结构，该BJT结构包括：位于具有第一导电类型的第一阱中的发射极、位于各自的第二阱中的集电极，第二阱具有与第一导电类型不同的第二导电类型并且彼此间隔开且第一阱位于其间，并且基极位于第一阱中并且位于发射极和集电极之间。BJT结构包括有源区，有源区具有形成发射极、集电极和基极的不同宽度。

公开(公告)号：CN115000059A

公开(公告)日：2022-09-02

申请号：CN202210031374.4

申请日：2022-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈家忠 ,  余宗欣 ,  陈重辉 ,  庄惠中 ,  刘雅芸

IPC: H01L27/02 ,  H01L27/118

Abstract: 本公开描述了具有衬底、第一井区、第二井区和第三井区的结构。第一井区位于衬底中。第二井区位于第一井区中，并包括第一源极/漏极(S/D)区。第三井区位于衬底中，并且和第一井区相邻。第三井区包括一个第二S/D区，其中第一S/D区和第二S/D区之间的间距约小于3μm。

公开(公告)号：CN104752415A

公开(公告)日：2015-07-01

申请号：CN201410800239.7

申请日：2014-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启文 ,  李惠宇 ,  刘雅芸 ,  管瑞丰 ,  郑仪侃

IPC: H01L25/10 ,  H01L21/768

CPC classification number: G06F17/5077 ,  G06F17/5072 ,  G06F2217/02 ,  G06F2217/66 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/528 ,  H01L25/0657 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了三维集成电路及其制造方法。本发明提供了一种标准三维集成电路单元装置，包括第一叠层和第二叠层。第二叠层位于第一叠层之上。第一叠层包括第一单元。第二叠层包括第二单元和第三单元。第三单元包括第一ILV以将第一叠层中的第一单元连接至第二叠层中的第二单元。第三单元还包括第二ILV，第一ILV和第二ILV沿着第一方向延伸。第一叠层还包括第四单元。第二叠层还包括第五单元。第三单元的第二ILV被布置为连接第一叠层的第四单元和第二叠层的第五单元。在一些实施例中，第二叠层还包括备用单元，备用单元包括用于ECO的目的备用ILV。本发明还提供了一种使用处理器来配置三维集成电路布局的方法。

公开(公告)号：CN104752415B

公开(公告)日：2018-03-09

申请号：CN201410800239.7

申请日：2014-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启文 ,  李惠宇 ,  刘雅芸 ,  管瑞丰 ,  郑仪侃

IPC: H01L25/10 ,  H01L21/768

CPC classification number: G06F17/5077 ,  G06F17/5072 ,  G06F2217/02 ,  G06F2217/66 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/528 ,  H01L25/0657 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了三维集成电路及其制造方法。本发明提供了一种标准三维集成电路单元装置，包括第一叠层和第二叠层。第二叠层位于第一叠层之上。第一叠层包括第一单元。第二叠层包括第二单元和第三单元。第三单元包括第一ILV以将第一叠层中的第一单元连接至第二叠层中的第二单元。第三单元还包括第二ILV，第一ILV和第二ILV沿着第一方向延伸。第一叠层还包括第四单元。第二叠层还包括第五单元。第三单元的第二ILV被布置为连接第一叠层的第四单元和第二叠层的第五单元。在一些实施例中，第二叠层还包括备用单元，备用单元包括用于ECO的目的的备用ILV。本发明还提供了一种使用处理器来配置三维集成电路布局的方法。

公开(公告)号：CN218182217U

公开(公告)日：2022-12-30

申请号：CN202221641759.4

申请日：2022-06-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈家忠 ,  周文昇 ,  彭永州 ,  刘雅芸

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: 一种半导体器件包括第一半导体阱。该半导体器件包括设置在第一半导体阱上方并沿第一横向方向延伸的通道结构。该半导体器件包括沿第二横向方向延伸并跨越通道结构的栅极结构。该半导体器件包括设置在通道结构的第一侧上的第一外延结构。半导体器件包括设置在通道结构的第二侧上的第二外延结构，第一侧和第二侧在第一横向方向上彼此相对。第一外延结构通过第一半导体阱中的第二半导体阱与第一半导体阱电耦合，且第二外延结构通过介电层与第一半导体阱电隔离。