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公开(公告)号：CN118888604A
公开(公告)日：2024-11-01
申请号：CN202410900644.X
申请日：2024-07-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了变容器、半导体器件及其形成方法。在实施例中，示例性半导体器件包括：掺杂区域，位于衬底中并包含第一类型掺杂剂；多个纳米结构，直接设置在掺杂区域上方；栅极结构，围绕在多个纳米结构中的每个纳米结构周围；第一外延部件和第二外延部件，耦合至多个纳米结构，其中，第一外延部件和第二外延部件中的每一个包括第一类型掺杂剂；第一绝缘部件，设置在第一外延部件和掺杂区域之间；以及第二绝缘部件，设置在第二外延部件和掺杂区域之间。
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公开(公告)号：CN113257809A
公开(公告)日：2021-08-13
申请号：CN202010926633.0
申请日：2020-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/082 , H01L21/8222
Abstract: 实施例包括：第一组鳍，具有设置在第一组鳍上方的双极结晶体管(BJT)的发射极；第二组鳍，具有设置在第二组鳍上方的BJT的基极；以及第三组鳍，具有设置在第三组鳍上方的BJT的集电极。第一栅极结构设置在与发射极相邻的第一组鳍上方。第二栅极结构设置在与基极相邻的第二组鳍上方。第三栅极结构设置在与集电极相邻的第三组鳍上方。第一栅极结构、第二栅极结构和第三栅极结构物理和电隔离。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113471147B
公开(公告)日：2024-10-29
申请号：CN202110654703.6
申请日：2021-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/02
Abstract: 本发明提供了制造半导体器件的方法。该方法包括提供具有前侧和背侧的结构，该结构包括衬底以及交替地堆叠在衬底之上的具有不同材料组分的第一类型外延层和第二类型外延层的堆叠件，其中该堆叠件位于衬底的前侧处，并且衬底位于结构的背侧处；图案化堆叠件，从而在衬底之上形成鳍；将第一掺杂剂注入到鳍的第一区域中，该第一掺杂剂具有第一导电类型；将第二掺杂剂注入到鳍的第二区域中，该第二掺杂剂具有与第一导电类型相反的第二导电类型；在第一区域上形成第一接触件，以及在第二区域上形成第二接触件。本发明的实施例还涉及静电放电器件。
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公开(公告)号：CN113257809B
公开(公告)日：2024-05-07
申请号：CN202010926633.0
申请日：2020-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/082 , H01L21/8222
Abstract: 实施例包括：第一组鳍，具有设置在第一组鳍上方的双极结晶体管(BJT)的发射极；第二组鳍，具有设置在第二组鳍上方的BJT的基极；以及第三组鳍，具有设置在第三组鳍上方的BJT的集电极。第一栅极结构设置在与发射极相邻的第一组鳍上方。第二栅极结构设置在与基极相邻的第二组鳍上方。第三栅极结构设置在与集电极相邻的第三组鳍上方。第一栅极结构、第二栅极结构和第三栅极结构物理和电隔离。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN114078838A
公开(公告)日：2022-02-22
申请号：CN202110817894.3
申请日：2021-07-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/8249 , G01K7/01
Abstract: 本公开提供一种半导体装置，例如互补双极接面晶体管结构的实施例。根据本公开的半导体装置包含介电层以及设置在介电层上的鳍片状结构。鳍片状结构包含第一p型掺杂区、第二p型掺杂区以及第三p型掺杂区，以及第一n型掺杂区、第二n型掺杂区以及第三n型掺杂区，交错插在该第一p型掺杂区、第二p型掺杂区以及第三p型掺杂区之间。第一p型掺杂区、第三p型掺杂区以及第三n型掺杂区电性耦接至第一电位。第二p型掺杂区、第一n型掺杂区以及第二n型掺杂区电性耦接至与第一电位不同的第二电位。
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Patent Agency Ranking
公开(公告)号：CN116779613A
公开(公告)日：2023-09-19
申请号：CN202310089898.3
申请日：2023-02-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 半导体器件包括衬底。该半导体器件包括延伸到衬底中并且具有第一U形的至少部分的第一栅极区域。该半导体器件包括延伸到衬底中并且具有第二U形的沟道区域。该半导体器件包括延伸到衬底中并且具有井形的第二栅极区域。井形设置在第二U形之间，并且第二U形还设置在第一U形之间。本发明的实施例还提供了制造半导体器件的方法。
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公开(公告)号：CN119947233A
公开(公告)日：2025-05-06
申请号：CN202510050674.0
申请日：2025-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 实施例提供了由GAA或FinFET晶体管形成的双极结晶体管(BJT)以及形成BJT的方法。BJT包括形成在GAA或FinFET晶体管的栅极之间的介电隔离结构。介电隔离结构减小了BJT的相邻端子的晶体管之间的间距。介电隔离结构允许BJT使用标称栅极间距(Lg)作为逻辑器件，从而与GAA或FinFET工艺兼容。本公开的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN117199133A
公开(公告)日：2023-12-08
申请号：CN202310887529.9
申请日：2023-07-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
Abstract: 半导体结构包括衬底和嵌入衬底中的pn结结构的堆叠件。半导体结构包括从衬底突出的半导体鳍。半导体结构包括设置在半导体鳍中的源极/漏极结构对。半导体结构包括位于半导体鳍的沟道区域上方并且介于源极/漏极结构对之间的栅极结构。本发明的实施例还提供了制造半导体结构的方法。
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公开(公告)号：CN114038847A
公开(公告)日：2022-02-11
申请号：CN202110824341.0
申请日：2021-07-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/07
Abstract: 本公开提供双极接面晶体管(bipolar junction transistor；BJT)结构的实施例。根据本公开的BJT包含第一外延特征、第二外延特征、垂直(vertical)堆叠的通道构件、栅极结构、第一电极、射极电极、以及第二电极。第一外延特征设置在井区上。第二外延特征设置在井区上。各个垂直堆叠的通道构件在第一外延特征以及第二外延特征之间纵向延伸。栅极结构环绕各垂直堆叠的通道构件。第一电极耦接至井区。射极电极设置在第一外延特征上，并耦接至第一外延特征。第二电极设置在第二外延特征上，并耦接至第二外延特征。
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公开(公告)号：CN113471147A
公开(公告)日：2021-10-01
申请号：CN202110654703.6
申请日：2021-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/02
Abstract: 本发明提供了制造半导体器件的方法。该方法包括提供具有前侧和背侧的结构，该结构包括衬底以及交替地堆叠在衬底之上的具有不同材料组分的第一类型外延层和第二类型外延层的堆叠件，其中该堆叠件位于衬底的前侧处，并且衬底位于结构的背侧处；图案化堆叠件，从而在衬底之上形成鳍；将第一掺杂剂注入到鳍的第一区域中，该第一掺杂剂具有第一导电类型；将第二掺杂剂注入到鳍的第二区域中，该第二掺杂剂具有与第一导电类型相反的第二导电类型；在第一区域上形成第一接触件，以及在第二区域上形成第二接触件。本发明的实施例还涉及静电放电器件。
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