公开(公告)号：CN116151177A

公开(公告)日：2023-05-23

申请号：CN202210935564.9

申请日：2022-08-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启文 ,  邱茂为

IPC: G06F30/392 ,  G06F30/398

Abstract: 修改用于集成电路(IC)的布局的方法包括：在布局中选择要缩放的电路区域；在所选电路区域中设置包括固定部件的固定区域；以及缩放所选电路区域，而不缩放包括固定部件的固定区域，以获得IC的修改布局。本申请的实施例还涉及修改用于IC的布局的系统和计算机程序产品。

公开(公告)号：CN104752415A

公开(公告)日：2015-07-01

申请号：CN201410800239.7

申请日：2014-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启文 ,  李惠宇 ,  刘雅芸 ,  管瑞丰 ,  郑仪侃

IPC: H01L25/10 ,  H01L21/768

CPC classification number: G06F17/5077 ,  G06F17/5072 ,  G06F2217/02 ,  G06F2217/66 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/528 ,  H01L25/0657 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了三维集成电路及其制造方法。本发明提供了一种标准三维集成电路单元装置，包括第一叠层和第二叠层。第二叠层位于第一叠层之上。第一叠层包括第一单元。第二叠层包括第二单元和第三单元。第三单元包括第一ILV以将第一叠层中的第一单元连接至第二叠层中的第二单元。第三单元还包括第二ILV，第一ILV和第二ILV沿着第一方向延伸。第一叠层还包括第四单元。第二叠层还包括第五单元。第三单元的第二ILV被布置为连接第一叠层的第四单元和第二叠层的第五单元。在一些实施例中，第二叠层还包括备用单元，备用单元包括用于ECO的目的备用ILV。本发明还提供了一种使用处理器来配置三维集成电路布局的方法。

公开(公告)号：CN115565997A

公开(公告)日：2023-01-03

申请号：CN202210223250.6

申请日：2022-03-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高士翔 ,  张启文

IPC: H01L23/528

Abstract: 本发明实施例涉及半导体结构及其制造方法。本发明实施例涉及一种半导体结构。所述半导体结构包含衬底及金属化层。所述金属化层经放置于所述衬底上方。所述金属化层包含第一信号线、第二信号线及第三信号线，其中所述第一信号线、所述第二信号线及所述第三信号线经布置于电源轨与平行于所述电源轨的接地轨之间的第一行中。所述第一信号线与所述第二信号线之间的第一距离不同于所述第二信号线与所述第三信号线之间的第二距离。还提供一种用于制造半导体结构的方法。

公开(公告)号：CN104752415B

公开(公告)日：2018-03-09

申请号：CN201410800239.7

申请日：2014-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启文 ,  李惠宇 ,  刘雅芸 ,  管瑞丰 ,  郑仪侃

IPC: H01L25/10 ,  H01L21/768

CPC classification number: G06F17/5077 ,  G06F17/5072 ,  G06F2217/02 ,  G06F2217/66 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/528 ,  H01L25/0657 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了三维集成电路及其制造方法。本发明提供了一种标准三维集成电路单元装置，包括第一叠层和第二叠层。第二叠层位于第一叠层之上。第一叠层包括第一单元。第二叠层包括第二单元和第三单元。第三单元包括第一ILV以将第一叠层中的第一单元连接至第二叠层中的第二单元。第三单元还包括第二ILV，第一ILV和第二ILV沿着第一方向延伸。第一叠层还包括第四单元。第二叠层还包括第五单元。第三单元的第二ILV被布置为连接第一叠层的第四单元和第二叠层的第五单元。在一些实施例中，第二叠层还包括备用单元，备用单元包括用于ECO的目的的备用ILV。本发明还提供了一种使用处理器来配置三维集成电路布局的方法。