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公开(公告)号：CN114256159B
公开(公告)日：2024-04-30
申请号：CN202111576526.0
申请日：2021-12-21
Applicant: 昆山龙腾光电股份有限公司 , 北京大学深圳研究生院
IPC: H01L21/84 , H01L27/12 , G02F1/1362 , G02F1/1368
Abstract: 一种阵列基板及制作方法、显示面板，该制作方法包括：在基底上形成扫描线和栅极，扫描线具有交叠部，交叠部的宽度小于或等于两倍的光刻胶缩进量，栅极的宽度大于两倍的光刻胶缩进量；在基底上形成第一绝缘层；在第一绝缘层上方形成有源层；在第一绝缘层上方涂布光刻胶层，以第一金属层掩模板，从基底远离光刻胶层一侧对光刻胶层进行光刻处理并形成光刻胶图案，栅极与光刻胶图案相对应，光刻胶图案与交叠部完全错开；在光刻胶层的上表面形成第二金属层，对第二金属层进行蚀刻以及去除光刻胶图案，第二金属层形成数据线、源极以及漏极，数据线在基底上的投影与交叠部在基底上的投影相重叠。本发明简化了制作工艺，减小制作成本以及提升制作效率。
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公开(公告)号：CN109037076A
公开(公告)日：2018-12-18
申请号：CN201810933101.2
申请日：2018-08-16
Applicant: 北京大学深圳研究生院
IPC: H01L21/428 , H01L29/786
CPC classification number: H01L21/428 , H01L29/66969 , H01L29/7869
Abstract: 本申请公开了一种薄膜晶体管的制备方法，包括在衬底上形成有源层并对其进行图形化形成有源区；在所述有源区和所述衬底上形成栅介质层；在所述栅介质层上形成栅电极层并对其图形化形成栅电极；以所述栅电极为掩模进行准分子激光退火从而在所述有源区中形成源漏区域；以及在所述栅电极以及所述源漏区域上方形成钝化层，并对其进行图形化形成开孔并在其中形成电极。
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公开(公告)号：CN104576759A
公开(公告)日：2015-04-29
申请号：CN201510039672.8
申请日：2015-01-27
Applicant: 北京大学
IPC: H01L29/786 , H01L29/417 , H01L21/336
CPC classification number: H01L29/7869 , H01L29/41733 , H01L29/66969
Abstract: 本发明公开了一种金属氧化物半导体薄膜晶体管及其制备方法，属于半导体集成电路和平板显示及其相关制造技术领域。本发明核心是采用了叠层结构源电极和漏电极，电极的下层为金属氧化物半导体薄膜，电极的上层为导电薄膜。叠层源电极和漏电极的下层金属氧化物薄膜采用与沟道有源层相同或不同的材料，其电导率小于有源层金属氧化物薄膜。两层金属氧化物薄膜由射频磁控溅射方法形成。本发明氧化物半导体薄膜晶体管具有高迁移率,关态电流小，大开关电流比等优点，且与传统结构器件相比工艺复杂度未提高，制备方法和传统CMOS工艺相兼容，具有较高的实用价值，有望在未来的TFT集成电路中得到应用。
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公开(公告)号：CN112466916B
公开(公告)日：2023-02-07
申请号：CN202011298874.1
申请日：2020-11-19
Applicant: 北京大学深圳研究生院
Abstract: 一种显示面板的屏内传感器件结构及显示装置，包括衬底、以及位于所述衬底上的第一控制薄膜晶体管层和第二控制薄膜晶体管层，第一控制薄膜晶体管层和第二控制薄膜晶体管层不同时形成，也就是将显示器件的控制器件和传感器件的控制器件做在同一衬底上，但两种器件的所对应的控制TFT，即第一控制薄膜晶体管层和第二控制薄膜晶体管层设计在不同层内，使传感器件自身及其控制TFT都有足够版图布置面积，使得更好的发挥应用，同时能够降低工艺复杂性，还能够使得该显示面板的屏内传感器件结构达到更好地实际应用。
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公开(公告)号：CN112466916A
公开(公告)日：2021-03-09
申请号：CN202011298874.1
申请日：2020-11-19
Applicant: 北京大学深圳研究生院
Abstract: 一种显示面板的屏内传感器件结构及显示装置，包括衬底、以及位于所述衬底上的第一控制薄膜晶体管层和第二控制薄膜晶体管层，第一控制薄膜晶体管层和第二控制薄膜晶体管层不同时形成，也就是将显示器件的控制器件和传感器件的控制器件做在同一衬底上，但两种器件的所对应的控制TFT，即第一控制薄膜晶体管层和第二控制薄膜晶体管层设计在不同层内，使传感器件自身及其控制TFT都有足够版图布置面积，使得更好的发挥应用，同时能够降低工艺复杂性，还能够使得该显示面板的屏内传感器件结构达到更好地实际应用。
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Patent Agency Ranking
公开(公告)号：CN107946195B
公开(公告)日：2019-12-31
申请号：CN201710287051.0
申请日：2017-04-27
Applicant: 北京大学深圳研究生院
Abstract: 本申请公开了一种制备双栅氧化物半导体薄膜晶体管的方法，包括在衬底上依次形成底栅电极、底栅介质层、有源层、顶栅介质层、顶栅电极、钝化层以及电极导电层，其中所述有源层的材料是透明的氧化物半导体材料；其中，形成所述顶栅电极的操作包括在所述顶栅介质层上形成光刻胶层，从顶栅介质层向衬底的方向曝光,其中与所述底栅电极对应的光刻胶层的厚度小于其他位置的光刻胶层厚度；基于光刻胶层厚度的差异通过曝光去除与所述底栅电极对应的光刻胶层并裸露出部分顶栅介质层，但在其他位置的顶栅介质层上仍留有光刻胶层；在所述顶栅介质层裸露出来的部分上形成与所述底栅电极的位置对应的顶栅电极。
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公开(公告)号：CN105977306A
公开(公告)日：2016-09-28
申请号：CN201610451662.X
申请日：2016-06-21
Applicant: 北京大学深圳研究生院
IPC: H01L29/786 , H01L21/34
CPC classification number: H01L29/7869 , H01L29/66969
Abstract: 发明公开了一种自对准薄膜晶体管及其制备方法，包括以下步骤：将淀积了有源层、栅介质和栅电极的衬底置于电解液中，其中栅介质覆盖有源层的一部分，栅电极至少覆盖栅介质的一部分，对暴露在电解液中的有源层通过电解水的方法进行掺氢处理；通过光刻和刻蚀有源层，形成包含源区、漏区和沟道区的有源区；沟道区位于栅介质正下方，源区和漏区均由经过电化学掺氢处理的有源层经光刻和刻蚀之后余下的部分组成，并分别位于沟道区两侧；形成覆盖衬底、栅电极、源区和漏区的一层绝缘介质层，并且形成分别与源区和漏区接触的源区金属接触电极和漏区金属接触电极。
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公开(公告)号：CN104766892A
公开(公告)日：2015-07-08
申请号：CN201510158994.4
申请日：2015-04-03
Applicant: 北京大学
IPC: H01L29/786 , H01L29/227 , H01L21/34
CPC classification number: H01L29/786 , H01L29/1033 , H01L29/227 , H01L29/66772 , H01L29/7869
Abstract: 本发明提供了一种薄膜晶体管及其制备方法，属于半导体行业、平板显示领域。本发明的核心在于采用掺钙的氧化锌半导体材料作为薄膜晶体管的导电沟道层，制备的半导体薄膜晶粒尺寸低于20nm，且分布均匀，属于纳米晶氧化物半导体。这种工艺方法具有步骤简单，制造成本低廉，均匀性好，用于低温工艺，对提高薄膜晶体管器件的性能具有积极效果，改善了器件的迁移率、开关比、阈值电压、亚阈摆幅等方面的性能，适用于透明显示和柔性显示技术。
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公开(公告)号：CN115411135A
公开(公告)日：2022-11-29
申请号：CN202211128869.5
申请日：2021-05-13
Applicant: 北京大学深圳研究生院
IPC: H01L31/113 , H01L31/119 , H01L31/032 , H01L31/18 , G01J1/42
Abstract: 本申请提供了一种光电探测晶体管包括衬底、底栅电极、底栅介质层、有源层、顶栅介质层和顶栅电极；有源层包括有光记忆功能的半导体材料以及沟道和源漏区域，顶栅电极为透明导电材料；源漏区域是通过对相应区域的有源层进行等离子体处理获得；积分阶段探测晶体管底栅和顶栅电极电压不同，使探测晶体管处在关态工作区且沟道电流远大于暗态电流；积分阶段包括曝光子阶段和其后的光记忆维持子阶段；暗态电流为曝光子阶段前探测晶体管工作在关态工作区时沟道中的电流；积分阶段结束后的读取阶段及读取阶段开始前，探测晶体管底栅和顶栅电极电压相同，使探测晶体管处在关态工作区且沟道电流恢复到暗态电流水平。本申请还公开了一种光电探测器。
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公开(公告)号：CN114899224A
公开(公告)日：2022-08-12
申请号：CN202210411896.7
申请日：2022-04-19
Applicant: 北京大学深圳研究生院
IPC: H01L29/24 , H01L29/786 , H01L29/872 , H01L29/812 , H01L21/02
Abstract: 一种异质结结构、半导体器件结构及其制造方法，其方法中通过在两种半导体有源层之间形成中间结构层材料，中间结构层材料一方面使得阻挡两种半导体有源层之间的金属元素的扩散，另一方面中间结构层材料的能带对于电子具有较低的势垒，使得电子在两种半导体有源层之间能够发生自由迁移或者大量隧穿，从而使得第一有源层和第二有源层之间能够形成较理想的异质结界面，获得更深的异质结势阱。形成更为理想的半导体异质结，使得真正利用和发挥异质结在金属氧化物半导体器件中的性能优势。提升了现有的高迁移率高稳定性的晶体管或高耐压性的二极管等器件的性能。
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