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公开(公告)号：CN119894053A
公开(公告)日：2025-04-25
申请号：CN202311378090.3
申请日：2023-10-23
Applicant: 中国科学院微电子研究所
Abstract: 本申请实施例公开了一种薄膜晶体管和薄膜晶体管的制备方法，薄膜晶体管包括了衬底层、源极、漏极、栅极、有源层和栅极隔离层，衬底层上形成有第二沟槽，至少部分栅极设置在第二沟槽内，栅极连接于栅极隔离层背离于有源层的一侧，基于此通过本申请实施例提供的薄膜晶体管有效缩短沟道并形成沟槽状的栅极，窄沟槽三维沟道器件，从而在不增加器件水平面积(foot Print)前提下提高器件开态电流密度，提高导通电流与存储密度。
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公开(公告)号：CN114520138B
公开(公告)日：2025-04-15
申请号：CN202011297698.X
申请日：2020-11-18
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开一种绝缘窗、反应腔及电感耦合等离子体处理装置，涉及半导体技术领域，以解决由于陶瓷窗表面温度不均匀，生成聚合物颗粒，影响刻蚀工艺的良率和性能的问题。所述绝缘窗包括：绝缘窗本体、加热组件和温度控制组件。绝缘窗本体具有腔体结构。加热组件均匀的设置在腔体结构中，用于对绝缘窗本体进行加热。温度控制组件与加热组件相连接，用于调节加热组件的加热温度。所述反应腔包括上述技术方案所提的绝缘窗。所述电感耦合等离子体处理装置包括上述技术方案所提的绝缘窗。本发明提供的电感耦合等离子体处理装置用于处理晶圆。
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公开(公告)号：CN119789477A
公开(公告)日：2025-04-08
申请号：CN202411875456.2
申请日：2024-12-18
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以抑制寄生沟道漏电，提高环栅晶体管的工作性能。环栅晶体管包括半导体基底、有源结构、栅堆叠结构、内侧墙和介质隔离结构。有源结构设置在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区，沟道区沿长度方向的两端分别与源区和漏区接触。栅堆叠结构环绕在沟道区的外周。内侧墙设置在栅堆叠结构分别与源区和漏区之间。介质隔离结构设置在有源结构的下方，介质隔离结构用于将半导体基底分别与源区、漏区和部分栅堆叠结构隔离开。介质隔离结构中至少位于沟道区下方的部分与位于底层的内侧墙为一体连续。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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公开(公告)号：CN114695050B
公开(公告)日：2024-10-22
申请号：CN202011628567.5
申请日：2020-12-31
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01J37/32
Abstract: 本发明公开了一种等离子体刻蚀设备及陶瓷窗口的温控方法，属于半导体制造技术领域，解决了陶瓷窗口温度会随着工艺前后而变化，会产生工艺的再现性与重复性不良的问题。本发明等离子体刻蚀设备包括陶瓷窗口及用于维持陶瓷窗口温度稳定的加热装置和冷却装置；加热装置包括灯座和紫外线灯，紫外线灯设置有1个以上，且均匀设置在灯座上，灯座设置在陶瓷窗口上方；冷却装置包括多个冷却喷嘴，冷却喷嘴用于喷射冷却气体，多个冷却喷嘴均匀设置在陶瓷窗口的外围。
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公开(公告)号：CN118400996A
公开(公告)日：2024-07-26
申请号：CN202310927337.6
申请日：2023-07-26
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本公开提供了一种半导体器件及其制备方法，该器件包括：衬底；绝缘层，绝缘层上开设有多个沿第一方向延伸的凹槽；第一电极层和第二电极层，第一电极层和第二电极层之间具有间隔区域；半导体层，半导体层覆盖所有沟道凹槽的底部和侧壁，沟道凹槽为位于间隔区域内的凹槽至少一部分槽体；栅极介质层，栅极介质层覆盖沟道凹槽内的半导体层远离沟道凹槽底部和侧壁一侧的表面；栅极层，栅极层完全填充至少一部分沟道凹槽。本公开在不影响半导体器件的有效沟道长度和半导体器件的水平面积的情况下，通过凹槽的设置提升了有效沟道的宽度，实现利用水平沟道和垂直沟道结合的方式提高驱动电流的密度，达到存储器件的读写信息速率的提升。
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Patent Agency Ranking
公开(公告)号：CN113540027B
公开(公告)日：2024-04-05
申请号：CN202010292274.8
申请日：2020-04-14
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L23/528 , H01L23/532 , H01L21/768 , H10B12/00
Abstract: 本公开提供一种位线结构、其制作方法、半导体存储器及电子设备。本公开的位线结构包括半导体基底；位于所述半导体基底上的至少一条位线；其中，所述半导体基底包括有器件隔离层限定的至少一个有源区，所述位线与所述有源区接触，所述位线包括自所述半导体基底起依次叠加设置的金属层和绝缘层。该位线结构通过将位线从多晶硅‑阻挡金属‑钨结构变更为金属结构，使得位线结构在小于7nm时的局限可以克服。并且去除多晶硅之后，可以进一步堆叠。
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公开(公告)号：CN111180519B
公开(公告)日：2024-02-23
申请号：CN202010010654.8
申请日：2020-01-06
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/08 , H01L29/06 , H01L27/088
Abstract: 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。
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公开(公告)号：CN117580360A
公开(公告)日：2024-02-20
申请号：CN202210934853.7
申请日：2022-08-04
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H10B12/00
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体器件技术领域，用于在确保半导体器件具有较高良率的情况下，增大电容器的电容量，提升电容器的数据存储性能。所述半导体器件包括：基底、金属互连层、连接结构和电容器。基底具有有源区。金属互连层形成在基底上。连接结构贯穿金属互连层。电容器形成在金属互连层上。电容器所包括的下电极通过连接结构与有源区电连接。所述半导体器件的制造方法用于制造所述半导体器件。
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公开(公告)号：CN117542897A
公开(公告)日：2024-02-09
申请号：CN202311344944.6
申请日：2023-10-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/336 , H01L29/06 , H01L29/10
Abstract: 本申请实施例公开了一种薄膜晶体管和薄膜晶体管的制备方法，薄膜晶体管包括了衬底层、源极、漏极、栅极、有源层和栅极隔离层，其中源极和漏极之间形成有沟槽，有源层覆盖在沟槽的内壁，栅极隔离层覆盖在有源层上，栅极设置在沟槽内，连接于栅极隔离层，基于此通过本申请实施例提供的薄膜晶体管有效缩短沟道并形成沟槽状的栅极，窄沟槽三维沟道器件，从而在不增加器件水平面积(foot Print)前提下提高器件开态电流密度，提高导通电流与存储密度。
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公开(公告)号：CN117241575A
公开(公告)日：2023-12-15
申请号：CN202311022435.1
申请日：2023-08-14
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明涉及一种三维垂直结构存储器结构及其制备方法。其包括依次堆叠的：半导体衬底、第一隔离层、第一和第二层晶体管；第一层晶体管包括堆叠的第一源极层、第二隔离层、第一漏极层和第三隔离层，以及依次贯穿至第一源极层的第一通孔，第一通孔的内侧壁依次层叠有第一有源层、第一栅介质层和第一栅极层；第二层晶体管包括堆叠的第四隔离层、第二源极层和第五隔离层，以及贯穿至第一栅极层的第二通孔，第二通孔的内侧壁依次层叠有第二有源层、第二栅介质层和第二栅极层；第二通孔被第一通孔包围。本发明的上下两个晶体管垂直重叠，节约了单元面积，提高了集成密度，减少了制造成本。
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