公开(公告)号：CN119789515A

公开(公告)日：2025-04-08

申请号：CN202411836462.7

申请日：2024-12-12

Applicant: 北京知识产权运营管理有限公司 ,  中国科学院微电子研究所

Inventor： 李永亮 ,  刘昊炎 ,  王晓磊 ,  罗军

IPC: H10D84/83 ,  H10D62/17 ,  H10D62/10 ,  H10D64/27 ,  H10D84/03

Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于降低半导体器件的集成难度，提高半导体器件的良率和工作性能。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管包括的第一沟道区的材料不同于第二环栅晶体管包括的第二沟道区的材料。第一沟道区具有的每层纳米结构，均与第二沟道区具有的相应层纳米结构沿半导体基底的厚度方向交错分布。第二沟道区具有的每层纳米结构沿自身长度方向的不同区域的厚度大致相同。第二沟道区包括的纳米结构的厚度为H1。第一沟道区中底层纳米结构与半导体基底之间具有第一空隙，第一环栅晶体管包括的第一栅堆叠结构至少位于第一空隙处的厚度为H2，H1小于H2。

公开(公告)号：CN119545899A

公开(公告)日：2025-02-28

申请号：CN202411419590.1

申请日：2024-10-11

Applicant: 北京知识产权运营管理有限公司 ,  中国科学院微电子研究所

Inventor： 李永亮 ,  刘昊炎 ,  张曦 ,  王晓磊 ,  罗军

IPC: H10D84/85 ,  H10D84/03 ,  H10D62/10 ,  H01L23/538

Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以使沿半导体基底的厚度方向间隔分布的N型环栅晶体管和P型环栅晶体管中的沟道区具有不同的电学导通特性，且提升半导体器件的良率。半导体器件包括第一半导体基底、N型环栅晶体管、P型环栅晶体管、键合隔离层和绝缘层。键合隔离层设置在第一栅堆叠结构和第二栅堆叠结构之间。在第一沟道区和第二沟道区中，位于上方的一者通过键合隔离层键合互连在位于下方的一者的上方。绝缘层设置在N型环栅晶体管包括的第一源/漏区和P型环栅晶体管包括的第二源/漏区之间。绝缘层和键合隔离层相邻。其中，第一沟道区和第二沟道区的材料和/或晶向不同，且第一沟道区和第二沟道区自对准。

公开(公告)号：CN119521748A

公开(公告)日：2025-02-25

申请号：CN202411449225.5

申请日：2024-10-16

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  雒怀志 ,  王晓磊 ,  罗军

IPC: H10D80/30 ,  H01L23/498 ,  H01L23/528 ,  H10D84/83 ,  H10D84/01 ,  H01L21/50 ,  H01L21/60

Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以缓解器件微缩所带来的信号线拥挤的问题。半导体器件包括基底、第一层半导体结构、第二层半导体结构、第一接触结构和第二接触结构。第二层半导体结构沿基底的厚度方向间隔设置在第一层半导体结构的上方。第一接触结构设置在基底内。第一接触结构包括与第一层半导体结构中的晶体管包括的第一源/漏区电性接触的第一接触部、以及与第一栅堆叠结构电性接触的第二接触部。第二接触结构设置在第二层半导体结构背离第一层半导体结构的一侧。第二接触结构包括与第二层半导体结构中的晶体管包括的第二源/漏区电性接触的第三接触部、以及与第二栅堆叠结构电性接触的第四接触部。

公开(公告)号：CN111180519B

公开(公告)日：2024-02-23

申请号：CN202010010654.8

申请日：2020-01-06

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  程晓红 ,  李俊杰 ,  马雪丽 ,  杨红 ,  王晓磊 ,  罗军 ,  王文武

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/08 ,  H01L29/06 ,  H01L27/088

Abstract: 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。

公开(公告)号：CN115692506A

公开(公告)日：2023-02-03

申请号：CN202211477340.4

申请日：2022-11-23

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  贾晓锋 ,  王晓磊 ,  罗军 ,  王文武

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于提升环栅晶体管的工作性能。所述环栅晶体管包括：半导体基底、有源结构、第一栅堆叠结构和第二栅堆叠结构。有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿源区至漏区的方向，第一栅堆叠结构和第二栅堆叠结构依次环绕在沟道区外周。第一栅堆叠结构包括的第一功函数层和第二栅堆叠结构包括的第二功函数层的材料完全不同，第一功函数层和第二功函数层均为非夹断层。所述环栅晶体管的制造方法用于制造所述环栅晶体管。

公开(公告)号：CN111029247B

公开(公告)日：2022-12-09

申请号：CN201911283396.4

申请日：2019-12-13

Applicant: 中国科学院微电子研究所

Inventor： 李亭亭 ,  贺晓彬 ,  项金娟 ,  王晓磊 ,  李俊峰

IPC: H01L21/02 ,  C30B29/06 ,  C30B33/00

Abstract: 本发明公开了一种降低暗电流的氧化层制备方法及复合结构，属于暗电流技术领域，解决了现有技术中氧化层质量较差、暗电流较大、生产时间较长、成本较高的问题。氧化层制备方法包括如下步骤：对硅衬底进行清洗以及去除自然氧化层；采用氧化工艺在硅衬底上形成氧化层；使用光刻技术在氧化层表面形成光刻图形；利用刻蚀在氧化层上形成凹槽结构。降低暗电流的氧化层复合结构包括层叠布置的硅衬底和氧化层，氧化层上有一个凹槽结构。本发明的制备方法制备的氧化层及复合结构生产时间较短、暗电流较小。

公开(公告)号：CN113314423B

公开(公告)日：2022-10-25

申请号：CN202110482059.9

申请日：2021-04-30

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  程晓红 ,  赵飞 ,  马雪丽 ,  杨红 ,  王晓磊 ,  罗军 ,  王文武

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于确保形成在不同类区域上的鳍式场效应晶体管具有不同阈值电压的情况下，减少各鳍式场效应晶体管所包括的沟道区中的缺陷。所述制造方法包括：提供一基底；基底上形成有介质层，基底具有多类区域；在介质层位于每类区域上的部分内分别开设凹槽，并在位于每类区域上的凹槽内形成相应材质的半导体材料层；位于不同类区域上的半导体材料层为相应类的阈值调控层；去除介质层，并至少刻蚀半导体材料层和基底，以在每类区域上均形成沿第一方向延伸的鳍状结构；基于每一鳍状结构，在每类区域上均形成鳍式场效应晶体管，以使得位于不同类区域上的鳍式场效应晶体管具有不同的阈值电压。

公开(公告)号：CN111463217A

公开(公告)日：2020-07-28

申请号：CN202010272104.3

申请日：2020-04-09

Applicant: 中国科学院微电子研究所

Inventor： 段佳辉 ,  王文武 ,  项金娟 ,  马雪丽 ,  王晓磊 ,  李永亮

IPC: H01L27/11568 ,  H01L27/11578

Abstract: 本发明公开了一种电荷捕获型存储器及其制作方法，该电荷捕获型存储器包括第一衬底，该第一衬底上的源区和漏区以及源区和漏区之间的应变硅沟道，该应变硅沟道具备应力，由于该沟道采用该应变硅材料，因此，在沟道引入了应力，应力的引入可以提高该器件的迁移率，从而提高该沟道开启时载流子的平均能量，获得更高的隧穿概率，从而等效于器件捕获了更多的电荷，进而提高了器件的可靠性。

公开(公告)号：CN108172546B

公开(公告)日：2020-06-23

申请号：CN201711406267.0

申请日：2017-12-22

Applicant: 中国科学院微电子研究所

Inventor： 马雪丽 ,  王晓磊 ,  王文武

IPC: H01L21/8234 ,  B82Y30/00

Abstract: 本发明公开了一种CMOS堆叠纳米线的制造方法，包括：提供半导体衬底，包括N阱区和P阱区；在半导体衬底上制备堆叠纳米线，包括：N阱区的第一堆叠纳米线和P阱区的第二堆叠纳米线；在第一堆叠纳米线上沉积半导体薄膜，半导体衬底的第一半导体材料与半导体薄膜的第二半导体材料不相同；对第一堆叠纳米线进行氧化和退火，并且去除氧化物，促使半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，形成目标第一纳米线；在第二堆叠纳米线和目标第一纳米线上沉积栅电极材料。用以解决现有技术中在硅衬底上制备的CMOS纳米线中PMOS空穴迁移率低，N管和P管不对称的技术问题。实现了在半导体衬底上制备与衬底不同材料纳米线的方法。

公开(公告)号：CN109950153A

公开(公告)日：2019-06-28

申请号：CN201910177053.3

申请日：2019-03-08

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  马雪丽 ,  王晓磊 ,  杨红 ,  李超雷 ,  王文武

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/32

Abstract: 本申请提供了一种半导体结构与其制作方法。该制作方法包括；在衬底的表面上设置缺陷层，缺陷层的材料与衬底的材料不同且缺陷层中包括晶体缺陷；在缺陷层的裸露表面上设置缺陷消除层，缺陷消除层包括多个叠置的量子阱，各量子阱包括至少两个结构层，量子阱中与衬底距离最大的结构层的材料与衬底的材料不同；在缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，缺陷层的材料包括导电沟道层的材料的至少部分元素，与衬底的材料不同的结构层的材料包括导电沟道层的材料的至少部分元素。该方法使得导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。