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公开(公告)号：CN119894049A
公开(公告)日：2025-04-25
申请号：CN202510007271.8
申请日：2025-01-02
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H10D30/62 , H10D30/01 , H10D62/832 , B82Y30/00
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于在环栅晶体管包括的纳米结构的材料含有锗的情况下，提高环栅晶体管的良率，利于提升环栅晶体管的工作性能。所述环栅晶体管包括半导体基底、以及设置在半导体基底上的有源结构和栅堆叠结构。有源结构包括源区、漏区和沟道区。每层纳米结构包括第一材料部、以及设置在第一材料部沿半导体基底厚度方向的至少一侧的第二材料部。第一材料部和第二材料部的材料均为含锗半导体材料，且第二材料部中的锗含量大于第一材料部中的锗含量。沿栅堆叠结构的宽度方向，第一材料部的侧壁相对于第二材料部的侧壁向内凹入。第二材料部的厚度小于等于2nm。栅堆叠结构环绕在每层纳米结构的外周。
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公开(公告)号：CN119835972A
公开(公告)日：2025-04-15
申请号：CN202411767486.1
申请日：2024-12-03
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于提高环栅晶体管的良率和工作性能。所述半导体器件包括：半导体基底，以及设置在半导体基底上的第一晶体管。第一晶体管的沟道区包括材料不同的第一纳米结构和第二纳米结构，第一纳米结构和第二纳米结构沿半导体基底的厚度方向交替分布，且第一晶体管的沟道区中位于底层的结构为第一纳米结构。沿第一晶体管的栅堆叠结构的长度方向，第一纳米结构的宽度小于第二纳米结构的宽度，且第二纳米结构至少设置在相邻两层第一纳米结构之间。第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底间隔设置；或，第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底直接接触。
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公开(公告)号：CN119789497A
公开(公告)日：2025-04-08
申请号：CN202411943955.0
申请日：2024-12-26
Applicant: 中国科学院微电子研究所
IPC: H10D62/10 , H10D84/83 , H10D84/03 , H10D62/832
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于简化制造具有不同阈值电压绝对值的至少五类环栅晶体管的制造过程，降低半导体器件的制造难度。所述半导体器件包括：半导体基底、以及设置在半导体基底上的至少五类环栅晶体管。不同类环栅晶体管沿平行于半导体基底表面的方向间隔分布。其中，不同类环栅晶体管中，不同沟道区包括的纳米结构的至少部分材料不同，且不同沟道区包括的纳米结构中材料不同的部分沿半导体基底的厚度方向交错分布。至少五类环栅晶体管中，属于至少两类环栅晶体管的不同沟道区包括的纳米结构的部分材料相同，且不同沟道区包括的纳米结构中材料相同的部分沿半导体基底的厚度方向对齐。
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公开(公告)号：CN119677160A
公开(公告)日：2025-03-21
申请号：CN202411621594.8
申请日：2024-11-13
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，以提高半导体器件的良率。半导体器件的制造方法包括：在半导体基底上形成鳍状结构；沿半导体基底的厚度方向，鳍状结构包括第一叠层、以及位于第一叠层沿厚度方向两侧的第二叠层。形成横跨在鳍状结构上的掩膜结构。选择性去除第二牺牲层，以形成第一介质填充区域；并在第一介质填充区域内形成第一中部介质隔离层。去除未被掩膜结构覆盖的第一牺牲层、沟道层、第一中部介质隔离层、第三牺牲层和衬垫层。在位于剩余的第一中部介质隔离层下方的剩余第一牺牲层和沟道层的两侧分别形成第一源区和第一漏区。在第一源区和第一漏区上形成绝缘层。在绝缘层上分别形成第二源区和第二漏区。
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公开(公告)号：CN119451169A
公开(公告)日：2025-02-14
申请号：CN202411378437.9
申请日：2024-09-29
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于控制寄生沟道与源/漏区之间的漏电，提高环栅晶体管的电学性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和介质隔离结构。有源结构设置于半导体基底上。有源结构包括源/漏区、以及位于源/漏区之间的沟道区。沟道区包括设置于半导体基底上方的至少一层纳米结构。栅堆叠结构环绕在每层纳米结构的外周。介质隔离结构设置在源/漏区与半导体基底之间，且沿源/漏区的分布方向，介质隔离结构延伸至部分栅堆叠结构与半导体基底之间。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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Patent Agency Ranking
公开(公告)号：CN119230554A
公开(公告)日：2024-12-31
申请号：CN202411288783.8
申请日：2024-09-13
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L27/06 , H01L29/423 , H01L29/06
Abstract: 本发明公开一种半导体器件，涉及半导体技术领域，以降低栅堆叠结构之间的寄生电容，改善半导体器件的交流特性。半导体器件包括半导体基底、第一环栅晶体管、第二环栅晶体管、绝缘层、以及第一介质隔离层和第二介质隔离层。绝缘层设置在第一环栅晶体管包括的源/漏区与第二环栅晶体管包括的源/漏区之间。第一介质隔离层和第二介质隔离层交替层叠设置在第一环栅晶体管包括的沟道区和第二环栅晶体管包括的沟道区之间。第一环栅晶体管包括的栅堆叠结构和/或第二环栅晶体管包括的栅堆叠结构位于交替层叠的第一介质隔离层和第二介质隔离层的外周，交替层叠的第一介质隔离层和第二介质隔离层中位于底层和顶层的膜层均为第一介质隔离层。
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公开(公告)号：CN118299380A
公开(公告)日：2024-07-05
申请号：CN202410347108.1
申请日：2024-03-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制寄生沟道漏电，提高半导体器件的工作性能的同时，降低半导体器件的制造成本，简化半导体器件的制造过程。所述半导体器件包括：半导体基底，以及间隔分布在半导体基底的同一侧上的第一环栅晶体管和第二环栅晶体管。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构。外延掺杂结构位于有源结构包括的源区、漏区和沟道区分别与半导体基底之间。第一环栅晶体管包括的外延掺杂结构与自身包括的源区和漏区的导电类型相反，第二环栅晶体管包括的至少部分外延掺杂结构与自身包括的源区和漏区的导电类型相反。
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公开(公告)号：CN113178489B
公开(公告)日：2024-04-02
申请号：CN202110232817.1
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
Inventor： 张青竹 , 殷华湘 , 曹磊 , 张兆浩 , 田佳佳 , 顾杰 , 李俊杰 , 姚佳欣 , 李永亮 , 张永奎 , 吴振华 , 赵鸿滨 , 罗军 , 王文武 , 屠海令 , 叶甜春
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L29/10 , H01L21/336
Abstract: 本发明涉及一种Z2‑FET器件及其制备方法、一种半导体器件，Z2‑FET器件包括：SOI衬底；纳米片堆栈部，其设置在所述SOI衬底上，形成多个导电沟道；环绕式栅极，其环绕于纳米堆栈部周围；纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第二半导体纳米片的宽度大于支撑结构的宽度；纳米片堆栈部两端设置有掺杂类型相反的源极和漏极；源极和环绕式栅极之间设置有非栅控区域。将Z2‑FET器件工作机制与新型Fishbone FET结构相结合，这一方面可以提升器件的栅控范围，同时在增加器件开关特性的同时也兼顾了工作电流的增加。
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公开(公告)号：CN113506774B
公开(公告)日：2024-03-26
申请号：CN202110485123.9
申请日：2021-04-30
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于确保半导体器件中，形成在不同类区域上的环栅晶体管具有不同阈值电压的情况下，降低半导体器件的制造难度，提高半导体器件的工作性能。所述半导体器件的制造方法包括：提供一基底；基底上形成有介质层，基底具有多类区域；在介质层位于每类区域上的部分内分别开设贯穿介质层的凹槽，并在位于每类区域上的凹槽内形成相应材质的至少一层半导体叠层；去除介质层，并至少刻蚀基底和至少一层半导体叠层，以在每类区域上均形成沿第一方向延伸的鳍状结构；基于每一鳍状结构，在每类区域上均形成环栅晶体管，以使得位于不同类区域上的环栅晶体管具有不同的阈值电压。
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公开(公告)号：CN111710713B
公开(公告)日：2023-12-26
申请号：CN202010399407.1
申请日：2020-05-12
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明公开一种鳍式场效应晶体管及其制作方法、电子设备，涉及半导体技术领域，通过在鳍状结构与衬底之间形成隔离层，以抑制寄生沟道及源漏漏电，降低鳍式场效应晶体管的制作成本。所述鳍式场效应晶体管包括衬底、隔离层、鳍状结构和栅堆叠结构。隔离层形成在衬底上。鳍状结构形成在隔离层上。鳍状结构沿第一方向延伸。鳍状结构包括源区、漏区和沟道区，沟道区分别与源区和漏区接触。隔离层覆盖衬底的面积小于或等于鳍状结构覆盖衬底的面积。栅堆叠结构形成在沟道区的外周。栅堆叠结构沿第二方向延伸。所述鳍式场效应晶体管的制作方法用于制作上述技术方案所提供的鳍式场效应晶体管。本发明提供的鳍式场效应晶体管应用于电子设备中。
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