公开(公告)号：CN107967704A

公开(公告)日：2018-04-27

申请号：CN201610914077.9

申请日：2016-10-20

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 赵小波 ,  沈磊 ,  叶翼 ,  戴少华 ,  李小南

IPC: G06T11/80 ,  G06T11/40

CPC classification number: G06T11/80 ,  G06T11/40

Abstract: 本发明公开了一种FPGA芯片版图连线显示方法，其包含以下步骤：S1、为整个版图的显示预先存储不同显示等级的单元格图片；S2、为每一个显示等级创建一个kdtree；S3、版图被缩放到某一等级时，根据当前显示等级对应的kdtree查找应该被高亮显示的连线和PIP；S4、对需要被高亮显示的连线和PIP进行高亮显示。其优点是：可以通过被选中的连线，找到与之相关联的其它段连线及PIP，并进行高亮显示，对于其它连线，不需要刷新，从而提高查询速度，减少内存使用。

公开(公告)号：CN107977477A

公开(公告)日：2018-05-01

申请号：CN201610919839.4

申请日：2016-10-21

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 俞军 ,  戴少华 ,  叶翼 ,  赵小波 ,  李佐渭 ,  李小南

IPC: G06F17/50

Abstract: 一种FPGA芯片的版图生成方法及装置，采用版图生成装置生成FPGA芯片的版图，所述生成方法包括：读取所述FPGA芯片对应的模块数据文件，获取各功能模块中所有元素的元素信息及各元素之间的连接关系；根据所述各功能模块中所有元素的元素信息及各元素之间的连接关系，对所述FPGA芯片各功能模块中的元素进行放置；根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间连线，得到所述FPGA芯片的版图并输出。采用上述方案，可以在减小版图设计工程师工作量的同时，提高FPGA芯片模块版图布线的准确度。