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公开(公告)号：CN108470078B
公开(公告)日：2021-12-03
申请号：CN201710099785.6
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/327
Abstract: 本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。
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公开(公告)号：CN108470078A
公开(公告)日：2018-08-31
申请号：CN201710099785.6
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。
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公开(公告)号：CN107977477A
公开(公告)日：2018-05-01
申请号：CN201610919839.4
申请日：2016-10-21
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA芯片的版图生成方法及装置，采用版图生成装置生成FPGA芯片的版图，所述生成方法包括：读取所述FPGA芯片对应的模块数据文件，获取各功能模块中所有元素的元素信息及各元素之间的连接关系；根据所述各功能模块中所有元素的元素信息及各元素之间的连接关系，对所述FPGA芯片各功能模块中的元素进行放置；根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间连线，得到所述FPGA芯片的版图并输出。采用上述方案，可以在减小版图设计工程师工作量的同时，提高FPGA芯片模块版图布线的准确度。
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公开(公告)号：CN108073740B
公开(公告)日：2021-05-28
申请号：CN201611013354.5
申请日：2016-11-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34 , G06F30/392
Abstract: 一种FPGA详细布局的模拟退火方法，根据合法化布局后形成的初始布局计算模拟退火的初始温度，移动单元模块对当前布局进行优化，根据单元模块移动的接受率，在初始温度基础上对单目标的温度值进行固定比例的迭代调节，采用归一化系数对多目标的目标值进行归一化，采用温度比例系数对经过迭代调节后的单目标温度值进行修正迭代计算，得到多目标的温度值。本发明在单目标优化的基础上，对多目标优化进行了归一化处理和比例系数调节，保证了优化结果的一致性和多目标优化的有效性，消除了传统模拟退火方法中降温策略的不合理对布局的质量和速度造成的影响，调节后的温度更利于布局质量和速度的提高。
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公开(公告)号：CN112257368A
公开(公告)日：2021-01-22
申请号：CN201910590166.6
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
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Patent Agency Ranking
公开(公告)号：CN108287932A
公开(公告)日：2018-07-17
申请号：CN201710019566.2
申请日：2017-01-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种基于解析方法的总体FPGA自动化布局方法，包含：S1将约束信息及电路网表信息通过映射打包输入；S2将用户约束的时延信息通过静态时延分析器输入；S3将各电路单元模块按照用户指定的物理约束自动布局在芯片物理设计中的对应位置，包括输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局；总体布局是根据电路单元模块的初始位置和电路拓扑连接，采用基于混合步长调整策略的共轭梯度法求解，针对不同级别的电路单元模块、布局状态，动态调整步长计算方式，分布电路单元模块；S4输出电路网表信息。本发明对芯片版图进行快速自动化布局，使线网的线长和时延满足用户约束；通过调整总体布局中步长优化策略，优化布局质量和速度。
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公开(公告)号：CN112257368B
公开(公告)日：2023-08-01
申请号：CN201910590166.6
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
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公开(公告)号：CN108287932B
公开(公告)日：2021-09-21
申请号：CN201710019566.2
申请日：2017-01-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392
Abstract: 一种基于解析方法的总体FPGA自动化布局方法，包含：S1将约束信息及电路网表信息通过映射打包输入；S2将用户约束的时延信息通过静态时延分析器输入；S3将各电路单元模块按照用户指定的物理约束自动布局在芯片物理设计中的对应位置，包括输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局；总体布局是根据电路单元模块的初始位置和电路拓扑连接，采用基于混合步长调整策略的共轭梯度法求解，针对不同级别的电路单元模块、布局状态，动态调整步长计算方式，分布电路单元模块；S4输出电路网表信息。本发明对芯片版图进行快速自动化布局，使线网的线长和时延满足用户约束；通过调整总体布局中步长优化策略，优化布局质量和速度。
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公开(公告)号：CN112183006A
公开(公告)日：2021-01-05
申请号：CN201910591019.0
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343
Abstract: 一种时延评估方法及装置、可读存储介质，所述时延评估方法包括：获取待评估线网的起始端点和结束端点；根据所述待评估线网的起始端点和结束端点，在预设的路径表中获取对应的绕线路径，得到所述待评估线网的信息以及所述待评估线网所连接单元的信息；根据所述待评估线网的信息以及所述待评估线网所连接单元的信息，获取所述待评估线网对应的时延以及所述待评估线网所连接单元对应的时延；累加所述待评估线网的时延以及所述待评估线网所连接单元的时延，得到时延评估结果。采用上述方案，可以提高时延评估的计算速度和准确度。
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公开(公告)号：CN109145262A
公开(公告)日：2019-01-04
申请号：CN201710451980.0
申请日：2017-06-15
Applicant: 上海复旦微电子集团股份有限公司
CPC classification number: G06F17/2247 , G06F17/5054
Abstract: 一种FPGA芯片描述文件的生成方法、装置、存储介质及电子设备，所述生成方法包括：读取原语器件的信息以及tile的信息；所述原语器件的信息包括：所述原语器件的名称、编号、类型、所述原语器件对应的管脚集合、所述原语器件对应的元素集合以及所述原语器件对应的连线信息；所述tile的信息包括：所述tile在FPGA芯片中的位置、所述tile的名称、所述tile的类型以及所述tile的连线资源，所述tile的连线资源包括wire资源、pip资源以及site资源；根据所读取的原语器件的信息以及tile的信息，生成所述FPGA芯片的描述文件。上述方案能够降低FPGA芯片描述文件所占用的存储空间。
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