公开(公告)号：CN100423421C

公开(公告)日：2008-10-01

申请号：CN03824825.5

申请日：2003-05-13

Applicant: 富士通株式会社

Inventor： 山崎雅文 ,  内田敏也

IPC: H02M3/07

CPC classification number: G11C11/4074 ,  G11C5/14 ,  G11C5/145 ,  G11C8/08 ,  G11C11/4072 ,  G11C11/4085 ,  H02M3/07 ,  H02M2001/009

Abstract: 半导体集成电路装置具有用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受升压电压来控制内部电路的控制电路。升压电源电路具有内部电路用的第一输出端子和控制电路用的第二输出端子。这里，以预定电平输出从第二端子输出的升压电压，而与第一端子输出的升压电压的变动无关。

公开(公告)号：CN101199024A

公开(公告)日：2008-06-11

申请号：CN200680009994.7

申请日：2006-03-29

Applicant: 桑迪士克股份有限公司

Inventor： 东谷正昭

IPC: G11C16/04 ,  G11C16/16

CPC classification number: G11C16/3445 ,  G11C8/08 ,  G11C11/5628 ,  G11C11/5635 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/12 ,  G11C16/16 ,  G11C16/3404 ,  G11C16/3409 ,  G11C16/345 ,  G11C16/3454 ,  G11C16/3468 ,  G11C16/3472 ,  G11C16/3477 ,  G11C2211/5621 ,  G11C2216/18

Abstract: 在擦除操作期间改变施加至非易失性存储器系统的存储器单元的电压条件，以使选择存储器单元与所述系统中当前正被擦除的其它存储器单元的擦除行为均衡化。所改变的条件可补偿NAND串内的电容性耦合电压。在偏置NAND串以进行擦除操作并开始施加擦除电压脉冲后，可使一个或一个以上内部存储器单元的字线浮动。通过使所选内部字线浮动，在耦合至其的单元的隧道电介质区域上所形成的峰值擦除电位从其正常电平降低。因此，这些单元的擦除速率被减慢以大致匹配所述串中较慢擦除的末端存储器单元。可在不同的时间使不同的字线浮动以使不同存储器单元的擦除行为改变不同的量。

公开(公告)号：CN101151677A

公开(公告)日：2008-03-26

申请号：CN200680009988.1

申请日：2006-02-14

Applicant: 桑迪士克3D公司

Inventor： 罗伊·E·朔伊尔莱茵 ,  克里斯托弗·J·佩蒂 ,  卢卡·G·法索利

IPC: G11C11/34

CPC classification number: G11C8/14 ,  G11C5/02 ,  G11C5/063 ,  G11C8/08 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/10894 ,  H01L27/10897

Abstract: 本发明揭示一种用于存储器线驱动器的非二进制群组的解码电路。在一个实施例中，揭示一种集成电路，其包括二进制解码器及可操作以执行非二进制算术运算的电路系统，其中将所述非二进制算术运算的结果作为输入提供至二进制解码器。在另一实施例中，揭示一种集成电路，其包括：存储器阵列，其包括多个阵列线；2的非整数幂数量的阵列线驱动器电路；和控制电路系统，其经配置以选择所述阵列线驱动器电路中的一者。所述控制电路系统可包括二进制解码器和执行非二进制算术运算的前置解码器部分。本文中所述概念可单独或以组合形式使用。

公开(公告)号：CN101151512A

公开(公告)日：2008-03-26

申请号：CN200680009938.3

申请日：2006-03-31

Applicant: 桑迪士克3D公司

Inventor： 克里斯托弗·J·佩蒂 ,  罗伊·E·朔伊尔莱因 ,  坦迈·库马尔 ,  阿比希吉特·班迪奥帕迪亚

IPC: G01J1/12

CPC classification number: G11C8/14 ,  G11C5/02 ,  G11C5/063 ,  G11C8/08 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/10894 ,  H01L27/10897

Abstract: 一种多头字线驱动器电路并入有弯曲栅极晶体管以减小原本针对介接到紧密间距阵列线可实现的间距。在某些示范性实施例中，三维存储器阵列包含多个存储器区块以及水平横跨至少一个存储器区块的阵列线。垂直活性区域条设置在第一存储器区块下方，且各自多个弯曲栅极电极与每一各自活性区域条相交以界定个别源极/漏极区。源极/漏极区每隔一个地耦合到用于所述活性区域条的偏压节点，且其余源极/漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管。

公开(公告)号：CN101064361A

公开(公告)日：2007-10-31

申请号：CN200710102489.3

申请日：2007-04-27

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平

IPC: H01L51/00 ,  H01L45/00 ,  H01L27/28 ,  H01L27/24 ,  G11C11/56

CPC classification number: G11C13/0014 ,  B82Y10/00 ,  G11C8/08 ,  G11C8/10 ,  G11C11/5664 ,  G11C13/0028 ,  G11C2213/56 ,  G11C2213/77 ,  G11C2213/79

Abstract: 本发明的目的在于提供一种减少了初期故障的存储元件以及一种具有该存储元件的半导体装置。本发明的目的还在于提供一种非易失性存储元件以及一种具有存储元件的半导体装置。该存储元件在制造时以外也可以补写数据，并且可以防止因补写导致的伪造等。本发明的存储元件包括：第一导电层；第二导电层；夹持在第一导电层和第二导电层之间且包含呈现液晶性的化合物的层；以及夹持在第一导电层和第二导电层之间并接触于包含呈现液晶性的化合物的层且包含有机化合物的层，其中包含呈现液晶性的化合物的层与第一导电层接触地形成，并且为至少从第一相转变到第二相的层。

公开(公告)号：CN100338683C

公开(公告)日：2007-09-19

申请号：CN02804073.2

申请日：2002-01-24

Applicant: 因芬尼昂技术北美公司

Inventor： H·-H·维赫曼恩

IPC: G11C11/16 ,  G11C5/06

CPC classification number: G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14 ,  G11C11/16

Abstract: 一存储装置，是包含形成一交错点阵列的复数个位线与复数个字线。该阵列中的每个交错点上各被设置一存储单元。一位译码器与一字符译码器是分别被连至与该位线与字线。一第一切换电路序列是被连至相邻的位线并沿其而配置，进以导致阵列沿着此相邻位线而区分成数个区段，以致于一被缩短的规划电流路径是被提供，其降低了通过此装置的电阻。

公开(公告)号：CN1992369A

公开(公告)日：2007-07-04

申请号：CN200610156237.4

申请日：2006-12-27

Applicant: 株式会社半导体能源研究所

Inventor： 加藤清 ,  斋藤利彦 ,  高野圭惠

IPC: H01L51/00 ,  G11C13/02

CPC classification number: G11C8/08 ,  B82Y10/00 ,  G11C8/10 ,  G11C13/0014 ,  G11C13/0028 ,  G11C2213/80 ,  H01L27/285 ,  H01L51/0035 ,  H01L51/0036 ,  H01L51/0038 ,  H01L51/0039 ,  H01L51/0052 ,  H01L51/0054 ,  H01L51/0059 ,  H01L51/007 ,  H01L51/0078 ,  H01L51/0081

Abstract: 本发明的目的在于提供一种具有更高功能和可靠性的存储元件的半导体器件、以及一种技术即以低成本及高成品率制造所述半导体器件而不会使工艺和器件复杂化。作为存储元件的形状，使用如下形状：其周边具有凹凸部的矩形；具有一个或多个弯曲部分的“之”字形形状；梳齿形；以及其内部具有开口(空间)的环形等。此外，还可以使用长边和短边的比率大的长方形、长径和短径的比率大的椭圆形等。

公开(公告)号：CN1983448A

公开(公告)日：2007-06-20

申请号：CN200610064142.X

申请日：2006-11-17

Applicant: 三星电子株式会社

Inventor： 金镇国 ,  李真烨

IPC: G11C16/08 ,  G11C16/10

CPC classification number: G11C8/08 ,  G11C8/10 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/30

Abstract: 在一个方面，闪存装置中的字线使能方法包括用字线电压驱动对应于所选字线的信号线，并且在编程执行周期期间，逐步地增加连接在所选字线和信号线之间的开关晶体管的栅极电压。

公开(公告)号：CN1983442A

公开(公告)日：2007-06-20

申请号：CN200610162373.4

申请日：2006-12-14

Applicant: 松下电器产业株式会社

Inventor： 增尾昭 ,  角谷範彦 ,  法邑茂夫

IPC: G11C8/10 ,  H01L29/41 ,  H01L29/423

CPC classification number: G11C8/08 ,  G11C8/10

Abstract: 本发明公开的译码器电路包括：用于提供第一电压的电源控制电路；串联连接在该电源控制电路和第一参考节点之间的第一晶体管和第二晶体管；以及连接在第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管。第一晶体管在其栅极接收第一信号，第二晶体管在其栅极接收与第一信号相对应的第二信号。第三晶体管在其栅极接收第三信号，第四晶体管在其栅极接收与第三信号相对应的第四信号。所述第一电压和第一参考节点之间的电位差小于第一参考节点和第二参考节点之间的电位差。

公开(公告)号：CN1973337A

公开(公告)日：2007-05-30

申请号：CN200580020368.3

申请日：2005-05-06

Applicant: 桑迪士克股份有限公司

Inventor： 劳尔-阿德里安·切尔内亚

IPC: G11C16/24

CPC classification number: G11C16/10 ,  G11C8/08 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/12 ,  G11C16/24 ,  G11C16/30 ,  G11C2216/18 ,  G11C2216/22

Abstract: 通过诸如字线及位线等存取线为一阵列中的一组存储单元提供工作电压。所述存储单元的关联节点的电容可锁存这些电压中的某些电压。甚至当断开所述存取线时，也可使用所锁存的电压来继续进行存储操作。在一具有一NAND链阵列的存储器中，每一NAND链的沟道电容均可锁存一用于允许或禁止编程的电压。然后，所述位线可在对所述一组存储单元进行编程期间断开并用于另一存储操作。在一实施例中，对所述位线进行预充电以对同一组存储单元实施下一验证步骤。在另一实施例中，同时对两组存储单元进行编程，以便当正对一组进行编程时，可使用所述位线来对另一组进行验证。