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公开(公告)号：CN101981626B
公开(公告)日：2013-01-30
申请号：CN201080001275.7
申请日：2010-02-03
Applicant: 松下电器产业株式会社
IPC: G11C11/41 , G11C11/413 , G11C11/417
CPC classification number: G11C11/419 , G11C7/12
Abstract: 本发明提供一种半导体存储装置。对于应用位线降压技术的存储器，在IO模块(2)中设置有：对针对存储器单元的列设置的第一位线(BL/NBL)的电位进行控制的第一晶体管(TR1)、和控制该第一晶体管(TR1)的第一逻辑门电路(LG1)。第一晶体管(TR1)的漏极或源极与第一逻辑门电路(LG1)的输入连接，并且第一晶体管(TR1)的栅极与第一逻辑门电路(LG1)的输出连接，第一晶体管(TR1)被脉冲驱动。并且，仅对一条位线(BL)连接数据读出电路(11)。
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公开(公告)号：CN102203871A
公开(公告)日：2011-09-28
申请号：CN200980100210.5
申请日：2009-09-11
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L21/822 , H01L21/8244 , H01L27/04 , H01L27/10 , H01L27/11
CPC classification number: G11C11/413 , G11C5/147 , H01L23/5286 , H01L27/11 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路，其是具有逻辑电路(104)和多个SRAM宏(103)的系统LSI(100)，该系统LSI(100)包括：接受从系统LSI(100)的外部提供的电压VDDP，并生成比该电压VDDP还低的稳定化电压VDDM的电源电路(102)。向多个各SRAM宏(103)的SRAM存储单元(103a)提供由电源电路(102)生成的电压VDDM，并且，向各SRAM宏(103)的SRAM逻辑电路(103b)提供从外部提供的电压VDD。另外，从外部向逻辑电路(104)提供电压VDD。
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公开(公告)号：CN1983442A
公开(公告)日：2007-06-20
申请号：CN200610162373.4
申请日：2006-12-14
Applicant: 松下电器产业株式会社
IPC: G11C8/10 , H01L29/41 , H01L29/423
Abstract: 本发明公开的译码器电路包括：用于提供第一电压的电源控制电路；串联连接在该电源控制电路和第一参考节点之间的第一晶体管和第二晶体管；以及连接在第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管。第一晶体管在其栅极接收第一信号，第二晶体管在其栅极接收与第一信号相对应的第二信号。第三晶体管在其栅极接收第三信号，第四晶体管在其栅极接收与第三信号相对应的第四信号。所述第一电压和第一参考节点之间的电位差小于第一参考节点和第二参考节点之间的电位差。
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公开(公告)号：CN1941631A
公开(公告)日：2007-04-04
申请号：CN200610141812.3
申请日：2006-09-29
Applicant: 松下电器产业株式会社
IPC: H03K19/096 , G11C11/413
CPC classification number: H03K19/0963 , H03K19/01855
Abstract: 本发明提供一种半导体集成电路，在低电压动作时，既能使动态电路高速化又能防止误动作。该半导体集成电路包括：第1导电型的第1晶体管，连接在第1电源和输出节点之间，依照第1时钟脉冲而导通，使上述输出节点为第1逻辑电平；第2导电型的第2晶体管，依照输入信号而导通；第2导电型的第3晶体管，与上述第2晶体管串联连接，依照第2时钟脉冲而导通；第1导电型的第4晶体管，连接在上述第1电源和上述输出节点之间，依照反馈信号而导通。上述第2晶体管和上述第3晶体管，连接在上述输出节点和第2电源之间。上述第4晶体管，在上述第2晶体管和上述第3晶体管都导通之后，从导通状态变为非导通状态。
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公开(公告)号：CN101981626A
公开(公告)日：2011-02-23
申请号：CN201080001275.7
申请日：2010-02-03
Applicant: 松下电器产业株式会社
IPC: G11C11/41 , G11C11/413 , G11C11/417
CPC classification number: G11C11/419 , G11C7/12
Abstract: 本发明提供一种半导体存储装置。对于应用位线降压技术的存储器，在IO模块(2)中设置有：对针对存储器单元的列设置的第一位线(BL/NBL)的电位进行控制的第一晶体管(TR1)、和控制该第一晶体管(TR1)的第一逻辑门电路(LG1)。第一晶体管(TR1)的漏极或源极与第一逻辑门电路(LG1)的输入连接，并且第一晶体管(TR1)的栅极与第一逻辑门电路(LG1)的输出连接，第一晶体管(TR1)被脉冲驱动。并且，仅对一条位线(BL)连接数据读出电路(11)。
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Patent Agency Ranking
公开(公告)号：CN101388240A
公开(公告)日：2009-03-18
申请号：CN200810135580.X
申请日：2008-09-05
Applicant: 松下电器产业株式会社
IPC: G11C7/12 , G11C11/413 , G11C11/417
CPC classification number: G11C7/12 , G11C5/147 , G11C11/413
Abstract: 本发明公开了一种半导体存储设备。预充电电路将连接到存储单元的位线电压升至电源电压。在数据从存储单元被读取前，多个降压电路将位线电压降至低于电源电压的电平。所述多个降压电路连接到位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
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公开(公告)号：CN101256824A
公开(公告)日：2008-09-03
申请号：CN200810080937.9
申请日：2008-02-29
Applicant: 松下电器产业株式会社
Inventor： 增尾昭
IPC: G11C7/06 , G11C11/416 , G11C11/419 , G11C29/04 , H03K5/13 , H03K5/135
CPC classification number: H03K3/356113 , G11C5/025 , G11C5/063 , G11C7/08 , G11C7/22 , G11C7/222 , G11C11/41 , G11C11/413 , G11C11/417 , G11C29/02 , G11C29/023 , G11C29/026 , G11C29/028 , H03K5/13 , H03K2005/00026 , H03K2005/00234 , H03K2217/0018
Abstract: 本发明提供一种具有晶体管偏差容许度而不会导致电路面积增大的延迟时钟电路以及具有该延迟时钟电路的半导体集成电路。在使输入时钟信号延迟的延迟时钟电路(16)中，具有第一和第二反相器(12、13)的构成要素被级联连接。延迟时钟控制电路(14)，在构成要素的输入转变时进行工作以使穿透电流流过第一和第二反相器(12、13)的连接结点并在预定时间发生电荷竞争。延迟时钟控制电路(14)，具有配置在电源线(VDD)与连接结点之间并在栅极上接收第二反相器(13)的输出的第一P型晶体管(15)。
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公开(公告)号：CN102203871B
公开(公告)日：2014-06-04
申请号：CN200980100210.5
申请日：2009-09-11
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L21/822 , H01L21/8244 , H01L27/04 , H01L27/10 , H01L27/11
CPC classification number: G11C11/413 , G11C5/147 , H01L23/5286 , H01L27/11 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路，其是具有逻辑电路(104)和多个SRAM宏(103)的系统LSI(100)，该系统LSI(100)包括：接受从系统LSI(100)的外部提供的电压VDDP，并生成比该电压VDDP还低的稳定化电压VDDM的电源电路(102)。向多个各SRAM宏(103)的SRAM存储单元(103a)提供由电源电路(102)生成的电压VDDM，并且，向各SRAM宏(103)的SRAM逻辑电路(103b)提供从外部提供的电压VDD。另外，从外部向逻辑电路(104)提供电压VDD。
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公开(公告)号：CN101388240B
公开(公告)日：2013-04-17
申请号：CN200810135580.X
申请日：2008-09-05
Applicant: 松下电器产业株式会社
IPC: G11C7/12 , G11C11/413 , G11C11/417
CPC classification number: G11C7/12 , G11C5/147 , G11C11/413
Abstract: 本发明公开了一种半导体存储设备。预充电电路将连接到存储单元的位线电压升至电源电压。在数据从存储单元被读取前，多个降压电路将位线电压降至低于电源电压的电平。所述多个降压电路连接到位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
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公开(公告)号：CN102105940A
公开(公告)日：2011-06-22
申请号：CN201080002170.3
申请日：2010-02-03
Applicant: 松下电器产业株式会社
IPC: G11C11/41 , G11C11/401 , G11C11/407 , G11C11/4099 , G11C11/412 , G11C11/413 , G11C11/419
CPC classification number: G11C5/063 , G11C7/14 , G11C11/417
Abstract: 本发明提供一种半导体存储装置。其中，通过在存储单元阵列(101)内配置虚拟单元阵列(201)、在输入输出电路(400)之间配置中间缓冲器(300)，从而在位宽大的存储器中也能将面积增大效果抑制在最小限度，同时使输入输出电路(400)的控制信号高速且高频率地动作。
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