公开(公告)号：CN110690184A

公开(公告)日：2020-01-14

申请号：CN201910864452.7

申请日：2019-09-12

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  张旭 ,  陈玉军 ,  金利峰 ,  唐亚彬 ,  吴荣亮 ,  刘凯 ,  薛建顺 ,  林苗苗

IPC: H01L23/367 ,  H01L23/473

Abstract: 一种多质复合三维流道双面强化换热冷板，包括由第一冷板制成的冷板基体、设置于所述冷板基体上的由第二冷板制成的冷板热沉与冷板接头、设置于冷板基体内部的由第二冷板制成的冷板流道，所述冷板流道将冷板热沉、冷板接头串联成具有流道回路的整体结构，所述冷板基体上设置有第一散热面，所述冷板热沉上设置有第二散热面，所述第二冷板的导热系数大于第一冷板的导热系数。本发明，在冷板基体上设置导热系数更高的冷板热沉，提高整个冷板的局部散热能力。

公开(公告)号：CN103377085B

公开(公告)日：2017-04-19

申请号：CN201210107228.1

申请日：2012-04-12

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  李宏亮 ,  郑方 ,  许勇 ,  卢宏生 ,  任秀江 ,  高红光

IPC: G06F9/50

Abstract: 一种指令管理方法及装置、指令管理系统和一种运算核心，所述指令管理方法包括：按照程序的执行顺序将所述程序划分为指令块；按照执行顺序发送指令块至至少一个运算核心。本发明的技术方案有效的减少了运算核心的指令脱靶和等待延迟，提高了运算核心的计算效率。

公开(公告)号：CN103037614B

公开(公告)日：2015-10-07

申请号：CN201110300236.3

申请日：2011-09-30

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  郑浩 ,  金利峰 ,  李滔 ,  胡晋 ,  王玲秋 ,  吕春阳

IPC: H05K1/02 ,  H01R43/00 ,  H01R12/51 ,  H01R13/02

Abstract: 一种提高高速背板串扰性能的背板及其设计方法，所述设计方法包括：提供印制背板，在所述印制背板上形成多个布线层，对每一层布线层依次形成多个差分信号孔，以及在差分信号孔间布设差分信号线；将多组背板连接器安装到形成有多个布线层的印制背板上，将各背板连接器的针脚通过差分信号孔与差分信号孔对应的差分信号线相连接，将相同端口类型的背板连接器的针脚分配安装至一层或多层布线层上的差分信号线同侧的差分信号孔。本发明的背板及其设计方法，实现了每一层布线层上的顺流布线，保证了每一层布线层上的信号流动方向一致，从而有效地避免了高速信号在同层差分信号线之间的串扰，提高了高速信号的完整性，满足了对高速背板的串扰性能要求。

公开(公告)号：CN102821575B

公开(公告)日：2014-12-24

申请号：CN201210324820.7

申请日：2012-09-05

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  郑浩 ,  金利峰 ,  李川 ,  胡晋 ,  贾福桢

IPC: H05K7/10

Abstract: 本发明提供芯片互连背板及其分段阶梯阻抗设计方法。芯片互连背板包括：第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板。第一插件板通过第一背板连接器转接到背板母板。第二插件板通过第二背板连接器转接到背板母板。将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从第一安装位置向第一连接位置的方向依次减小多个第一插件板印制线段的阻抗。将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从第二安装位置向第二连接位置的方向依次减小多个第二插件板印制线段的阻抗。

公开(公告)号：CN103377141A

公开(公告)日：2013-10-30

申请号：CN201210107339.2

申请日：2012-04-12

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  许勇 ,  唐勇 ,  李媛 ,  张清波 ,  郑方 ,  高红光

IPC: G06F12/08

Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。

公开(公告)号：CN102821575A

公开(公告)日：2012-12-12

申请号：CN201210324820.7

申请日：2012-09-05

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  郑浩 ,  金利峰 ,  李川 ,  胡晋 ,  贾福桢

IPC: H05K7/10

Abstract: 本发明提供芯片互连背板及其分段阶梯阻抗设计方法。芯片互连背板包括：第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板。第一插件板通过第一背板连接器转接到背板母板。第二插件板通过第二背板连接器转接到背板母板。将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从第一安装位置向第一连接位置的方向依次减小多个第一插件板印制线段的阻抗。将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从第二安装位置向第二连接位置的方向依次减小多个第二插件板印制线段的阻抗。

公开(公告)号：CN102087536B

公开(公告)日：2012-08-08

申请号：CN200910200118.8

申请日：2009-12-07

Applicant: 无锡江南计算技术研究所

Inventor： 黄永勤 ,  高剑刚 ,  丁亚军 ,  刘耀 ,  贾福桢 ,  李谦 ,  韩小虎

IPC: G06F1/16

Abstract: 一种刀片装置，包括：至少两块处理器卡，每块处理器卡上包括至少一个CPU以及第一接口；接口装置，适于连接处理器卡，包括至少一对第二接口；所述处理器卡通过其第一接口与所述第二接口的连接实现连接至所述接口装置；其中，每对所述第二接口设置于所述接口装置同侧的同一表面，且两个所述第二接口之间的水平间距不超过与之相连接的任一块处理器卡的长度。本发明通过与所述接口装置相水平的方向上设置一对接口，用于连接两块在垂直方向上重叠的处理器卡，以及所述接口装置水平方向上的可扩展性，从而能够在同一刀片装置上安装高达4块或8块的处理器卡，实现刀片装置的高组装密度和高可维性。

公开(公告)号：CN305715743S

公开(公告)日：2020-04-17

申请号：CN201930503355.6

申请日：2019-09-12

Applicant: 无锡江南计算技术研究所

Designer： 高剑刚 ,  张旭 ,  丁亚军 ,  陈玉军 ,  吴荣亮 ,  林苗苗 ,  于惠 ,  李通

Abstract: 1.本外观设计产品的名称：计算机机仓。
2.本外观设计产品的用途：用作超级计算机的机仓。
3.本外观设计产品的设计要点：在于形状、图案与色彩的结合。
4.最能表明设计要点的图片或照片：立体图1。
5.请求保护的外观设计包含色彩。
6.本外观设计产品的底面为使用时不容易看到或看不到的部位，省略仰视图。