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公开(公告)号：CN108695339A
公开(公告)日：2018-10-23
申请号：CN201810311074.5
申请日：2018-04-09
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。
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公开(公告)号：CN108206189A
公开(公告)日：2018-06-26
申请号：CN201711157724.7
申请日：2017-11-20
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/1157
CPC classification number: H01L27/11556 , H01L27/11519 , H01L27/11524 , H01L27/11529 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种垂直非易失性存储器装置。非易失性存储器装置包括在基底上的下绝缘层、包括交替地堆叠在下绝缘层上的栅电极和层间绝缘层的多层结构、栅极电介质以及沟道结构，并且非易失性存储器装置具有穿过多层结构延伸并暴露下绝缘层的开口。开口包括以第一宽度穿过多层结构中的至少一层延伸的第一开口部分以及以比第一宽度小的第二宽度穿过多层结构延伸的第二开口部分。栅极介电层位于开口中，沟道结构设置在栅极介电层上并电连接到基底。
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公开(公告)号：CN104733468B
公开(公告)日：2018-06-01
申请号：CN201510134332.3
申请日：2011-11-15
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L21/28273 , H01L27/11 , H01L27/11519 , H01L27/11524
Abstract: 一种制造非易失性存储器装置的方法，包括：提供衬底，其具有由多个沟槽限定的有源区；在具有多个沟槽的衬底上形成第一隔离层；在第一隔离层上形成牺牲层以填充沟槽，该牺牲层包括填充沟槽的下部的第一区以及填充除下部之外的部分的第二区；移除牺牲层的第二区；在第一隔离层和牺牲层的第一区上形成第二隔离层；通过移除牺牲层的第一区而在沟槽中形成空气间隙；以及在维持该空气间隙的同时移除第一隔离层的一部分和第二隔离层的一部分。
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公开(公告)号：CN106992181A
公开(公告)日：2017-07-28
申请号：CN201611179008.4
申请日：2016-12-19
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
CPC classification number: H01L23/5283 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 本发明公开了三维(3D)半导体器件，其中一种3D半导体器件包括包含层叠在基板上的第一叠层和第二叠层的叠层结构。第一叠层和第二叠层的每个包括第一电极和在第一电极上的第二电极。第一叠层的第二电极的侧壁与第二叠层的第二电极的侧壁水平地间隔开第一距离。在第一叠层和第二叠层的每个中，第一电极的侧壁与第二电极的侧壁水平地间隔开第二距离。第二距离小于第一距离的一半。
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公开(公告)号：CN104733468A
公开(公告)日：2015-06-24
申请号：CN201510134332.3
申请日：2011-11-15
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L21/28273 , H01L27/11 , H01L27/11519 , H01L27/11524
Abstract: 一种制造非易失性存储器装置的方法，包括：提供衬底，其具有由多个沟槽限定的有源区；在具有多个沟槽的衬底上形成第一隔离层；在第一隔离层上形成牺牲层以填充沟槽，该牺牲层包括填充沟槽的下部的第一区以及填充除下部之外的部分的第二区；移除牺牲层的第二区；在第一隔离层和牺牲层的第一区上形成第二隔离层；通过移除牺牲层的第一区而在沟槽中形成空气间隙；以及在维持该空气间隙的同时移除第一隔离层的一部分和第二隔离层的一部分。
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Patent Agency Ranking
公开(公告)号：CN119743954A
公开(公告)日：2025-04-01
申请号：CN202411869965.4
申请日：2019-10-23
Applicant: 三星电子株式会社
Abstract: 提供了三维（3D）半导体存储器件。一种3D半导体存储器件包括衬底上的电极结构。电极结构包括堆叠在衬底上的栅电极。栅电极包括电极焊盘区。该3D半导体存储器件包括穿透一个电极焊盘区的虚设竖直结构。虚设竖直结构包括虚设竖直半导体图案和从虚设竖直半导体图案的一部分朝向衬底延伸的接触图案。
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公开(公告)号：CN119383976A
公开(公告)日：2025-01-28
申请号：CN202410928851.6
申请日：2024-07-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括单元结构和电连接到单元结构的外围电路结构。外围电路结构包括：有源区；第一栅极结构，包括与有源区相交并且与有源区接触的第一栅极绝缘层；第二栅极结构，包括与第一栅极结构间隔开并且与有源区接触的第二栅极绝缘层；以及源/漏区，位于第一栅极结构和第二栅极结构之间。第一栅极绝缘层的厚度小于第二栅极绝缘层的厚度。源/漏区包括与第一栅极结构相邻的第一区域和与第二栅极结构相邻的第二区域。第一区域的深度等于第二区域的深度。
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公开(公告)号：CN118943171A
公开(公告)日：2024-11-12
申请号：CN202410565769.1
申请日：2024-05-09
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/06 , H01L29/10 , H01L29/08 , H10B80/00
Abstract: 一种垂直存储器件可以包括：在基板上的公共源极板，包括第一区域和第二区域；栅极图案结构，在公共源极板上并从第一区域延伸到第二区域，其中栅极图案结构包括栅极图案和第一绝缘层，其中相邻的栅极图案结构彼此间隔开；第一分隔图案，填充在第一区域上在相邻的栅极图案结构之间的第一开口；第二分隔图案，填充在第二区域上在相邻的栅极图案结构之间的第二开口，其中第二分隔图案中的至少一个连接到第一分隔图案中的至少一个，以及其中第二分隔图案具有与第一分隔图案的形状不同的形状；以及沟道结构，穿过在第一区域上的栅极图案结构。
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公开(公告)号：CN118695607A
公开(公告)日：2024-09-24
申请号：CN202311664972.6
申请日：2023-12-06
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：栅电极，所述栅电极位于半导体衬底上；栅极电介质图案，所述栅极电介质图案位于所述栅电极与所述半导体衬底之间；第一半导体图案，所述第一半导体图案在所述半导体衬底上与所述栅电极的第一侧相邻；和第二半导体图案，所述第二半导体图案在所述半导体衬底上与所述栅电极的第二侧相邻，所述第一半导体图案包括第一通路部和第一板部，所述第一通路部与所述半导体衬底接触，所述第一板部位于所述第一通路部上，所述第二半导体图案包括第二通路部和第二板部，所述第二通路部与所述半导体衬底接触，所述第二板部位于所述第二通路部上，所述第一板部和所述第二板部中的每一者在与所述半导体衬底的顶表面平行的方向上纵向延伸。
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公开(公告)号：CN118695605A
公开(公告)日：2024-09-24
申请号：CN202410294932.5
申请日：2024-03-14
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件，包括外围电路结构和外围电路结构上的单元阵列结构，其中，单元阵列结构包括基底绝缘层、基底绝缘层上的公共源极线层、公共源极线层上的缓冲绝缘层、缓冲绝缘层上的单元堆叠、延伸到单元堆叠中的多个栅接触插塞以及在多个栅接触插塞和基底绝缘层之间的多个保护结构，其中，单元堆叠包括多个栅电极和多个绝缘层，其中，多个栅电极具有阶梯形状。
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