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公开(公告)号：CN119947107A
公开(公告)日：2025-05-06
申请号：CN202410639636.4
申请日：2024-05-22
Applicant: 三星电子株式会社
Abstract: 公开了半导体器件和半导体器件的制造方法以及电子系统。所述半导体器件包括栅极堆叠结构、多个沟道结构和分离图案。所述多个沟道结构包括邻近沟道结构，邻近沟道结构包括第一部分，第一部分具有与分离图案邻近的邻近表面和与分离图案间隔开的分离表面。栅极介电层和沟道层中的至少一个在邻近沟道结构的第一部分中的分离表面和邻近表面上。
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公开(公告)号：CN107068684B
公开(公告)日：2022-03-25
申请号：CN201610991717.6
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供一种存储器件，该存储器件可以包括外围区域和单元区域。外围区域可以包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层。单元区域可以包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。
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公开(公告)号：CN112466877A
公开(公告)日：2021-03-09
申请号：CN202010915102.1
申请日：2020-09-03
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 提供了包括数据存储图案的半导体器件。所述半导体器件包括：下结构；包括栅极层和层间绝缘层并且具有开口的堆叠结构；位于所述开口中的垂直结构；位于所述垂直结构上的接触结构；以及位于所述接触结构上的导电线。所述垂直结构包括绝缘芯区域、覆盖所述绝缘芯区域的侧表面和下表面的沟道半导体层、位于所述沟道半导体层与所述栅极层之间并且彼此间隔开的数据存储图案、第一电介质层和第二电介质层。所述第一电介质层的至少一部分位于所述数据存储图案与所述栅极层之间，所述第二电介质层的至少一部分位于所述数据存储图案与所述沟道半导体层之间，并且所述绝缘芯区域在面对所述栅极层的区域中包括具有增加的宽度的第一凸部。
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公开(公告)号：CN110739315A
公开(公告)日：2020-01-31
申请号：CN201910387764.3
申请日：2019-05-10
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L29/10 , H01L29/423
Abstract: 提供一种三维半导体存储器装置。所述三维半导体存储器装置包括：栅电极和模制绝缘层，交替地堆叠在基底上；沟道层，贯穿栅电极和模制绝缘层；以及栅极介电层，位于栅电极与沟道层之间。栅极介电层和沟道层可以位于基底的上部中，并且可以以第一角度弯曲且在基底的上部中在模制绝缘层下方延伸。
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公开(公告)号：CN107068684A
公开(公告)日：2017-08-18
申请号：CN201610991717.6
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11568 , H01L27/11578 , H01L27/11582
CPC classification number: H01L27/11582 , G11C16/0466 , G11C16/10 , G11C16/26 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11568 , H01L27/11578
Abstract: 本发明提供一种存储器件，该存储器件可以包括外围区域和单元区域。外围区域可以包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层。单元区域可以包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。
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Patent Agency Ranking
公开(公告)号：CN106469736A
公开(公告)日：2017-03-01
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
CPC classification number: H01L27/11582 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L29/167 , H01L27/11551 , H01L27/11514 , H01L27/11578
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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公开(公告)号：CN110739315B
公开(公告)日：2024-07-02
申请号：CN201910387764.3
申请日：2019-05-10
Applicant: 三星电子株式会社
IPC: H10B41/27 , H10B43/27 , H01L29/10 , H01L29/423
Abstract: 提供一种三维半导体存储器装置。所述三维半导体存储器装置包括：栅电极和模制绝缘层，交替地堆叠在基底上；沟道层，贯穿栅电极和模制绝缘层；以及栅极介电层，位于栅电极与沟道层之间。栅极介电层和沟道层可以位于基底的上部中，并且可以以第一角度弯曲且在基底的上部中在模制绝缘层下方延伸。
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公开(公告)号：CN116390492A
公开(公告)日：2023-07-04
申请号：CN202211641558.9
申请日：2022-12-20
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/27 , H01L21/768
Abstract: 提供了三维半导体存储器件、制造其的方法和包括其的电子系统，该方法包括：形成包括交替地堆叠在半导体基板上的绝缘层和牺牲层的模结构，绝缘层暴露牺牲层的在半导体基板的连接区上的台阶状堆叠的端部；形成牺牲氧化物层以覆盖暴露的端部；分别在暴露的端部上形成牺牲垫图案；形成平坦化绝缘层以覆盖牺牲氧化物层和牺牲垫图案；形成垂直接触孔以穿透平坦化绝缘层、每个牺牲垫图案、牺牲氧化物层和模结构；去除每个牺牲垫图案以形成凹陷区；去除牺牲氧化物层的由凹陷区暴露的部分以形成扩展的凹陷区；以及形成单元接触插塞以填充垂直接触孔和扩展的凹陷区。
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公开(公告)号：CN114446975A
公开(公告)日：2022-05-06
申请号：CN202111077421.0
申请日：2021-09-14
Applicant: 三星电子株式会社
Inventor： 孙荣晥
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件，包括栅电极结构、沟道、划分图案、绝缘图案结构、通孔和支撑结构。栅电极结构在衬底上，并且包括在垂直于衬底的第一方向上堆叠的栅电极。栅电极中的每个栅电极在平行于衬底的第二方向上延伸。沟道延伸通过栅电极结构。划分图案在平行于衬底的第三方向上在栅电极结构的两侧中的每一侧处。绝缘图案结构延伸通过栅电极结构。通孔延伸通过绝缘图案结构。支撑结构延伸通过绝缘图案结构与划分图案之间的栅电极结构。支撑结构包括分别在第二方向和第三方向上延伸的第一延伸部分和第二延伸部分。
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公开(公告)号：CN109427804A
公开(公告)日：2019-03-05
申请号：CN201810951270.9
申请日：2018-08-20
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11551 , H01L27/11573 , H01L27/11578
CPC classification number: H01L21/76264 , H01L21/761 , H01L27/11519 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/2454 , H01L27/2481 , H01L27/11551 , H01L27/11578
Abstract: 公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。
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