公开(公告)号：CN119383976A

公开(公告)日：2025-01-28

申请号：CN202410928851.6

申请日：2024-07-11

Applicant: 三星电子株式会社

Inventor： 闵柱盛 ,  金准谦 ,  金贤慜 ,  尹康五 ,  尹泽硅 ,  李东镇 ,  李载德 ,  韩智勋

IPC: H10B43/35 ,  H10B43/40

Abstract: 一种半导体存储器件包括单元结构和电连接到单元结构的外围电路结构。外围电路结构包括：有源区；第一栅极结构，包括与有源区相交并且与有源区接触的第一栅极绝缘层；第二栅极结构，包括与第一栅极结构间隔开并且与有源区接触的第二栅极绝缘层；以及源/漏区，位于第一栅极结构和第二栅极结构之间。第一栅极绝缘层的厚度小于第二栅极绝缘层的厚度。源/漏区包括与第一栅极结构相邻的第一区域和与第二栅极结构相邻的第二区域。第一区域的深度等于第二区域的深度。

公开(公告)号：CN119835945A

公开(公告)日：2025-04-15

申请号：CN202410943565.7

申请日：2024-07-15

Applicant: 三星电子株式会社

Inventor： 闵柱盛 ,  金鹤善 ,  白在馥 ,  尹康五 ,  尹泽硅 ,  李东镇 ,  李载德 ,  林世真 ,  韩智勋

IPC: H10B43/40 ,  H10B43/27 ,  H10B43/35 ,  H10B41/41 ,  H10B41/27 ,  H10B41/35

Abstract: 本公开涉及半导体存储器件。示例半导体存储器件包括：单元区域；以及外围电路区域，与单元区域电连接。单元区域包括：多个栅电极，彼此间隔开，并且在竖直方向上堆叠；以及沟道结构，沿竖直方向延伸穿过多个栅电极。外围电路区域包括：衬底；第一元件隔离结构；第一栅极结构，在第一有源区域上；第二元件隔离结构；第二栅极结构，在第二有源区域上；第三元件隔离结构；以及第三栅极结构，在第三有源区域上。第三元件隔离结构包括第一元件隔离图案和第二元件隔离图案。第一元件隔离图案和第二元件隔离图案包括彼此不同的材料。

公开(公告)号：CN119562518A

公开(公告)日：2025-03-04

申请号：CN202411198838.6

申请日：2024-08-29

Applicant: 三星电子株式会社

Inventor： 崔昌玟 ,  李昌宪 ,  闵柱盛 ,  尹泽硅

IPC: H10B41/35 ,  H10B41/41 ,  H10B43/35 ,  H10B43/40

Abstract: 提供了一种半导体存储器件。该半导体存储器件包括单元结构和电连接到单元结构的外围电路结构。单元结构包括在垂直方向上堆叠并在垂直方向上彼此隔开的多个栅电极、在垂直方向上穿透所述多个栅电极的沟道结构、以及连接到沟道结构的位线。外围电路结构包括有源区、在有源区上的栅极结构、与有源区交叉的栅极结构、在栅极结构的至少一侧并在有源区中的源极/漏极区、覆盖栅极结构的绝缘间隔物、在绝缘间隔物的侧壁上并电连接到源极/漏极区的导电间隔物、以及电连接到导电间隔物的接触。绝缘间隔物的最顶部表面的至少一部分与导电间隔物的最顶部表面的至少一部分共面。

公开(公告)号：CN118039612A

公开(公告)日：2024-05-14

申请号：CN202310689371.4

申请日：2023-06-12

Applicant: 三星电子株式会社

Inventor： 闵柱盛 ,  白在馥 ,  尹泽硅 ,  崔升旭 ,  韩智勋 ,  洪兑允

IPC: H01L23/64

Abstract: 提供了半导体器件和形成图案的方法。半导体器件包括具有尖角的有源图案。半导体器件包括包含衬底的外围电路、和衬底上的有源图案。当在平面图中观察时，有源图案是蛇形的，并且拐角具有彼此不同的形状。