公开(公告)号：CN1405897A

公开(公告)日：2003-03-26

申请号：CN02148229.2

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/00 ,  H01L21/00

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L21/3247 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7816 ,  H01L29/7824 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

公开(公告)号：CN103325827B

公开(公告)日：2016-02-17

申请号：CN201210313334.5

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L21/02697 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7802 ,  H01L29/7813

Abstract: 提供能够减少导通电阻且保持高耐压的半导体装置。半导体装置具备：半导体基板；和多个栅电极，包括在与半导体基板平行的面内沿第一方向延伸的部分。半导体基板具有：第一导电型的第一半导体层；第二半导体层，设置在第一半导体层上，包括在与半导体基板平行的面内沿着相对于第一方向和与第一方向正交的第二方向交叉的第三方向延伸、并且相互邻接地交替配置的多个第一导电型的第一柱及第二导电型的第二柱；第二导电型的第三半导体层，设置在第二半导体层上的包含栅电极的正下方区域间的区域，从上方观察时其边缘位于栅电极正下方区域；和第一导电型的第四半导体层，设置在第三半导体层的正上方区域内，从上方观察时其边缘位于栅电极正下方区域。

公开(公告)号：CN105322016A

公开(公告)日：2016-02-10

申请号：CN201510097397.5

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  筒井一生 ,  岩井洋 ,  角嶋邦之 ,  若林整

IPC: H01L29/78

CPC classification number: H01L29/41725 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/452 ,  H01L29/495 ,  H01L29/66522 ,  H01L29/7786 ,  H01L29/78 ,  H01L29/7845

Abstract: 实施方式的半导体装置包含：第一半导体层；第二半导体层，设置在第一半导体层上，且带隙大于第一半导体层；源极电极及漏极电极，设置在第二半导体层上，且在源极电极及漏极电极中至少任一个的与第二半导体层相接一侧包含多个凸部；以及栅极电极，设置在源极电极与漏极电极之间。

公开(公告)号：CN102237402B

公开(公告)日：2016-02-03

申请号：CN201110109142.8

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也

IPC: H01L29/778 ,  H01L29/06

CPC classification number: H01L29/7783 ,  H01L21/28264 ,  H01L21/743 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/7787 ,  H01L29/78

Abstract: 本发明的氮化物半导体元件具备：第一半导体层，其设置在基板上且含有第一导电型的氮化物半导体；第二半导体层，其设置在所述第一半导体层上、且含有具有与所述第一半导体层的表面载流子浓度相同量的表面载流子浓度的第二导电型的氮化物半导体。在所述第二半导体层上设置第三半导体层，其含有比所述第二半导体层的带隙宽度更宽的氮化物半导体。所述氮化物半导体元件进一步具备第一主电极，其与所述第二半导体层电连接；第二主电极，其与所述第一主电极隔开地设置、且与所述第二半导体层电连接；以及具备控制电极，其在所述第一主电极和所述第二主电极之间、隔着绝缘膜设置在贯通所述第三半导体层和所述第二半导体层而到达所述第一半导体层的第一沟槽的内部。

公开(公告)号：CN103022118B

公开(公告)日：2015-08-05

申请号：CN201210320351.1

申请日：2012-08-31

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也 ,  斋藤涉

IPC: H01L29/778 ,  H01L29/40

CPC classification number: H01L29/2003 ,  H01L29/0619 ,  H01L29/1066 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/7787

Abstract: 本发明的实施方式的氮化物半导体装置，具备基板（1）、第一氮化物半导体层（3）、第二氮化物半导体层（4）以及在第二氮化物半导体层上（4）设置的源电极（5）、漏电极（6）、第一栅电极（9）、肖特基电极（10）和第二栅电极（12）。在第二氮化物半导体层（4）与第一氮化物半导体层（3）之间的界面处，形成二维电子气。第一栅电极（9）是常截止型FET（20）的栅电极，设置在源电极（5）与漏电极（6）之间。肖特基电极（10）设置在第一栅电极（9）与漏电极（6）之间。第二栅电极（12）是常导通型FET（21）的栅电极，设置在肖特基电极（10）与漏电极（6）之间。

公开(公告)号：CN103325828A

公开(公告)日：2013-09-25

申请号：CN201210315907.8

申请日：2012-08-30

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  吉冈启 ,  大野哲也 ,  仲敏行

IPC: H01L29/78 ,  H01L29/20

CPC classification number: H01L27/0727 ,  H01L21/8252 ,  H01L27/0207 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/0619 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/41758 ,  H01L29/7786 ,  H01L29/872 ,  H01L2924/0002 ,  H02M3/155 ,  H02M3/33569 ,  H02M2001/007 ,  H01L2924/00

Abstract: 根据1个实施方式，氮化物半导体元件具备：导电性基板；第1氮化物半导体层，直接或经由缓冲层设在导电性基板之上，由无掺杂的氮化物半导体构成；第2氮化物半导体层，设在第1氮化物半导体层之上，由具有比第1氮化物半导体层大的带隙的无掺杂或n型的氮化物半导体构成；异质结场效应晶体管，具有源电极、漏电极及栅电极；肖特基势垒二极管，具有阳电极及阴电极；第1及第2元件分离绝缘层；框架电极。该框架电极与源电极及导电性基板电连接，将异质结场效应晶体管及肖特基势垒二极管的外周包围。

公开(公告)号：CN101924132B

公开(公告)日：2013-05-01

申请号：CN201010144886.9

申请日：2010-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野昇太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明提供一种功率用半导体器件，其特征在于，具备：在n+漏层之上，横向交替配置的n柱层以及p柱层；设置在p柱层的表面的p基层；形成在p基层的表面的n源层；横向交替设置的表面p柱层以及表面n柱层；与n+漏层电连接的漏电极；在p基层、表面p柱层、以及表面n柱层之间隔着绝缘膜形成的栅电极；以及与p柱层和n源层的表面接合的源电极，表面p柱层设置在两个p基层之间设置的至少一个p柱层之上，设置在表面p柱层之下的p柱层的杂质浓度高于设置在p基层之下的p柱层的杂质浓度。

公开(公告)号：CN103000682A

公开(公告)日：2013-03-27

申请号：CN201210061235.2

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  吉冈启 ,  大野哲也

IPC: H01L29/778

CPC classification number: H01L29/7786 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/1087 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/7783

Abstract: 本发明的实施方式的氮化物半导体器件，具备：由AlxGa1-xN构成的第1半导体层(4)，其中，0≤x＜1；由AlyGa1-yN构成的第2半导体层(5)，其中，0＜y≤1，x＜y；导电性基板(2)；第1电极(6)；第2电极(8)；及控制电极(7)。第2半导体层与第1半导体层直接接合。第1半导体层与导电性基板电连接。第1电极及第2电极与第2半导体层的表面电连接。控制电极设置于在第1电极和第2电极之间的第2半导体层的上述表面上。第1电极与Si-MOSFET102的漏电极(8a)电连接。控制电极与上述MOSFET的源电极(6a)电连接。导电性基板与上述MOSFET的栅电极(7a)电连接。

公开(公告)号：CN102694010A

公开(公告)日：2012-09-26

申请号：CN201210069986.9

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/06

CPC classification number: H01L29/66666 ,  B82Y10/00 ,  H01L29/0634 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/66977 ,  H01L29/7828

Abstract: 一种半导体元件，包括：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在上述第1半导体层上；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第1半导体层的第1沟槽内；含有SixGe1-x或SixGeyC1-x-y的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第1半导体层且隔着上述第2半导体层与上述第1沟槽邻接的第2沟槽内；第1主电极，与上述第1半导体层连接；以及第2主电极，与上述第3半导体层连接。上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度。

公开(公告)号：CN102623494A

公开(公告)日：2012-08-01

申请号：CN201110254450.X

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 齐藤泰伸 ,  藤本英俊 ,  大野哲也 ,  吉冈启 ,  斋藤涉

IPC: H01L29/772 ,  H01L29/06 ,  H01L21/335

CPC classification number: H01L29/7783 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/66462 ,  H01L29/7787

Abstract: 一种氮化物半导体装置，具备第一半导体层、第二半导体层、GaN的第三半导体层、第四半导体层、第一电极、第二电极和第三电极。第一半导体层包括氮化物半导体。第二半导体层在第一半导体层上设置，具有第一半导体层的禁带宽度以上的禁带宽度，包括氮化物半导体。第三半导体层在第二半导体层上设置。第四半导体层在第三半导体层上设置成在一部分具有间隙，具有第二半导体层的禁带宽度以上的禁带宽度，包括氮化物半导体。第一电极在第三半导体层上设置于没有设置第四半导体层的部分。第二电极在第四半导体层上设置于第一电极的一侧，与第四半导体层欧姆接合。第三电极在第四半导体层上设置于第一电极的另一侧，与第四半导体层欧姆接合。