公开(公告)号：CN1194414C

公开(公告)日：2005-03-23

申请号：CN02142588.4

申请日：2002-06-28

Applicant: 株式会社东芝

Inventor： 小野昇太郎

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/7828

Abstract: 本发明半导体器件，通过有效降低漂移电阻分量，可大幅度降低导通电阻。半导体器件具备：第一导电型漏极(12)；设置在漏极层上的第一导电型漂移层(8)；设置在漂移层上的第二导电型基极层(10)；设置在基极层上的第一导电型源极区域(16)；和具有贯穿上述基极层到达上述漂移层且形成于沟(T)内壁面上的栅极绝缘膜(2)和栅极(4)的沟、栅极，栅极绝缘膜(2)中邻接漂移层的部分比邻接基极层的部分形成得厚，漂移层(8)在漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。

公开(公告)号：CN104779289A

公开(公告)日：2015-07-15

申请号：CN201410304861.9

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  浦秀幸 ,  山下浩明

IPC: H01L29/78 ,  H01L29/36 ,  H01L29/06

CPC classification number: H01L29/407 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/7813

Abstract: 本发明提供一种能够降低ON电阻的半导体装置。实施方式的半导体装置具备：第1导电类型的第1半导体层，设置于漏电极与源电极之间；第2半导体层，设置于第1半导体层与源电极之间，其第1导电类型的杂质浓度高于第1半导体层；多个第2导电类型的第3半导体层，其漏电极侧的端部处于第1半导体层，与第1半导体层以及第2半导体层相接地被设置；第2导电类型的第4半导体层，设置于第2半导体层与源电极之间；第1导电类型的第5半导体层，设置于第4半导体层与源电极之间；场板电极，在与第2半导体层之间，隔着第1绝缘膜被设置；以及栅电极，在与第4半导体层之间，隔着膜厚比第1绝缘膜薄的第2绝缘膜被设置。

公开(公告)号：CN101866951A

公开(公告)日：2010-10-20

申请号：CN201010143449.5

申请日：2010-03-17

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野昇太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7811 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/7395 ,  H01L29/7813

Abstract: 本发明提供半导体装置。本发明的晶体管包括第一导电型的第一半导体层、和具有沿着与第一半导体层的表面平行的方向交替排列了第一导电型的第二半导体层以及第二导电型的第三半导体层的柱结构的漂移层。相对上述漂移层并行并且交替配置了第一导电型的第四半导体层以及第二导电型的第五半导体层。第五半导体层具有比第四半导体层多的杂质量。相对第四以及第五半导体层并行且交替配置了第一导电型的第六半导体层以及第二导电型的第七半导体层。第七半导体层具有比第六半导体层少的杂质量。

公开(公告)号：CN103515438A

公开(公告)日：2014-01-15

申请号：CN201210461390.3

申请日：2012-11-16

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  大田浩史 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L23/552 ,  H01L23/58 ,  H01L23/60 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/405 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。

公开(公告)号：CN101794816B

公开(公告)日：2012-10-10

申请号：CN201010004023.1

申请日：2010-01-14

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  斋藤涉 ,  羽田野菜名 ,  大田浩史 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/38

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7397

Abstract: 本发明提供一种半导体器件，具备：第一导电型的半导体衬底；形成在半导体衬底上的第一导电型的第一半导体区；以及在第一半导体区内，相对于半导体衬底在衬底面方向上分别离开地形成的第二导电型的第二半导体区。关于第二半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量、与关于第一半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从第二半导体区的两端的接合面中的半导体衬底侧的第一接合面的深度朝向第二半导体区的两端的接合面中的与第一接合面相反一侧的第二接合面的深度增加。

公开(公告)号：CN103515438B

公开(公告)日：2016-05-11

申请号：CN201210461390.3

申请日：2012-11-16

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  大田浩史 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L23/552 ,  H01L23/58 ,  H01L23/60 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/405 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。

公开(公告)号：CN103325774A

公开(公告)日：2013-09-25

申请号：CN201210318616.4

申请日：2012-08-31

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉泽优 ,  大田浩史 ,  山下浩明

IPC: H01L25/07 ,  H01L25/18 ,  H01L23/48

CPC classification number: H01L29/407 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 实施例的电力用半导体装置包括设置有MOSFET元件的元件部、以及设置在元件部的周围的终端部，具有分别设置在半导体基板的相互平行的多个板状区域内的柱层，该电力用半导体装置具备多个第1沟槽以及第1绝缘膜。多个第1沟槽分别设置在从所述MOSFET元件的源极电极露出的所述终端部的所述半导体基板中的所述板状的区域的两端部之间。所述第1绝缘膜设置在各个所述第1沟槽的侧面以及底面。

公开(公告)号：CN101924132B

公开(公告)日：2013-05-01

申请号：CN201010144886.9

申请日：2010-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野昇太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明提供一种功率用半导体器件，其特征在于，具备：在n+漏层之上，横向交替配置的n柱层以及p柱层；设置在p柱层的表面的p基层；形成在p基层的表面的n源层；横向交替设置的表面p柱层以及表面n柱层；与n+漏层电连接的漏电极；在p基层、表面p柱层、以及表面n柱层之间隔着绝缘膜形成的栅电极；以及与p柱层和n源层的表面接合的源电极，表面p柱层设置在两个p基层之间设置的至少一个p柱层之上，设置在表面p柱层之下的p柱层的杂质浓度高于设置在p基层之下的p柱层的杂质浓度。

公开(公告)号：CN104282755A

公开(公告)日：2015-01-14

申请号：CN201310606199.8

申请日：2013-11-25

Applicant: 株式会社东芝

Inventor： 浦秀幸 ,  山下浩明 ,  小野昇太郎 ,  泉沢优

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/0634 ,  H01L29/0878 ,  H01L29/66704 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/4236 ,  H01L29/66712

Abstract: 提供一种半导体器件，能够变更导通电阻和对恢复电流的耐性。实施方式的半导体器件具有：第1电极；与第1电极对置的第2电极；第1半导体层，具有在与从第1电极朝着第2电极的第1方向交叉的第2方向上交互排列了第1导电类型的第1半导体区和第2导电类型的第2半导体区的结构，设置在第1电极上；第2导电类型的第2半导体层，设置在第1半导体层上，与第2半导体区相接；第1导电类型的第3半导体层，在第1区域中，设置在第2半导体层上，与第2电极连接；以及第3电极，在第1区域中，隔着绝缘膜与第2半导体层相接。在第1区域中，第1半导体区包含：位于第1电极侧且含有氢的第1部分和被第1部分和第2半导体层夹着且具有比第1部分低的杂质浓度的第2部分。

公开(公告)号：CN103681797A

公开(公告)日：2014-03-26

申请号：CN201310073821.3

申请日：2013-03-08

Applicant: 株式会社东芝

Inventor： 泉泽优 ,  小野昇太郎 ,  大田浩史 ,  山下浩明

IPC: H01L29/40 ,  H01L29/06 ,  H01L29/10 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/407 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/402 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811

Abstract: 本发明提供一种半导体装置及其制造方法。半导体装置具有形成半导体元件的元件区域以及包围元件区域的终端区域。半导体装置具有半导体基板、沟道、绝缘层以及场板导电层。沟道在终端区域中以包围元件区域的方式形成于半导体基板。场板导电层隔着绝缘层形成于沟道。