公开(公告)号：CN1155784A

公开(公告)日：1997-07-30

申请号：CN96112047.9

申请日：1996-11-06

Applicant: 株式会社东芝

Inventor： 大村一郎 ,  小仓常雄 ,  松下宪一

IPC: H03K17/567

CPC classification number: H01L27/0248 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置，具有：主开关器件，具有高电压一侧主电极(12)、低电压一侧主电极(18)和第1栅极电极(17)；电场检测器件(20a)，具有与主开关器件产生的规定电场相对应，以不通过上述主开关器件内部的路径，使上述高电压一侧主电极与上述第1栅极电极之间变成导通状态的MOS构造(23，26，27)；导通电压施加装置(Rg)，依据上述导通状态给上述第1栅极电极加上导通电压。

公开(公告)号：CN104916670B

公开(公告)日：2018-04-06

申请号：CN201410397505.6

申请日：2014-08-13

Applicant: 株式会社东芝

Inventor： 小仓常雄

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/861

CPC classification number: H01L27/0635 ,  H01L27/0727 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/8613

Abstract: 本发明提供一种抑制负阻的半导体装置。实施方式的半导体装置，具备：在第1电极与第2电极之间设置的第1半导体区域；在第1电极与第1半导体区域之间设置的第2半导体区域；设置在第1电极与第2半导体区域之间，在第2方向上排列的第3半导体区域以及第4半导体区域；位于第3半导体区域与第2电极之间，设置在第1半导体区域与第2电极之间的第5半导体区域；位于第4半导体区域与第2电极之间，设置在第1半导体区域与第2电极之间的第6半导体区域；设置在第5半导体区域与第2电极之间的第7半导体区域；以及隔着第1绝缘膜而与第7半导体区域、第5半导体区域以及第1半导体区域相接的第3电极。

公开(公告)号：CN107204364A

公开(公告)日：2017-09-26

申请号：CN201710085601.0

申请日：2017-02-17

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331 ,  H01L29/423

Abstract: 根据一个实施方式，第3电极设于第1半导体区域与第2电极之间。第4电极设于第1半导体区域与第2电极之间。第2半导体区域设于第1半导体区域与第2电极之间、以及第3电极与第4电极之间。第3半导体区域设于第2半导体区域与第2电极之间。第4半导体区域设于第1半导体区域与第2电极之间，与第2电极电连接，且隔着第4电极与第2半导体区域并列。第1绝缘膜设于第3电极与第1半导体区域、第2半导体区域、第3半导体区域、以及第2电极之间。第2绝缘膜设于第4电极与第1半导体区域、第2半导体区域、以及第4半导体区域之间。第5半导体区域设于第1电极与第1半导体区域之间。

公开(公告)号：CN104425581B

公开(公告)日：2017-09-15

申请号：CN201410061291.5

申请日：2014-02-24

Applicant: 株式会社东芝

Inventor： 原琢磨 ,  中村和敏 ,  小仓常雄

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/7397

Abstract: 一种半导体装置，具备具有第1面和对置于上述第1面的第2面的第1导电型的第1半导体层、和形成在上述第1半导体层的上述第1面上的第2导电型的第2半导体层。进而，上述装置具备形成于上述第1及第2半导体层上且在与上述第1面平行的第1方向上延伸的多个控制电极、和在上述第2半导体层的与上述第1半导体层相反的一侧沿着上述第1方向交替地形成的多个上述第1导电型的第3半导体层及多个上述第2导电型的第4半导体层。进而，上述装置具备在上述第2半导体层的上述第1半导体层侧、或被上述第2半导体层包围的位置上形成的多个上述第1导电型的第5半导体层；上述第5半导体层沿着上述第1方向相互离开而配置。

公开(公告)号：CN103811561B

公开(公告)日：2017-05-24

申请号：CN201310397395.9

申请日：2013-09-04

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子 ,  押野雄一 ,  三须伸一郎 ,  池田佳子 ,  中村和敏

IPC: H01L29/868

CPC classification number: H01L27/0814 ,  H01L29/083 ,  H01L29/45 ,  H01L29/47 ,  H01L29/66136 ,  H01L29/7391 ,  H01L29/861 ,  H01L29/868 ,  H01L29/87

Abstract: 一种半导体装置，具备：第一电极；第一导电型的第一半导体层；比第一半导体层的杂质浓度低的第一导电型的第二半导体层；设置在第二半导体层的一部分上的第二导电型的第一半导体区域；与第一半导体区域相接的第二导电型的第二半导体区域；设置在第一半导体区域的至少一部分上的第二导电型的第三半导体区域；以及设置在第一半导体区域、第二半导体区域及第三半导体区域之上的第二电极。第三半导体区域的与第二电极的接触面上的杂质浓度比第一半导体区域的杂质浓度及第二半导体区域的与第二电极的接触面上的杂质浓度高。由第一半导体区域和第一半导体层夹着的第二半导体层的厚度比由第二半导体区域和第一半导体层夹着的第二半导体层的厚度薄。

公开(公告)号：CN106531786A

公开(公告)日：2017-03-22

申请号：CN201610091497.1

申请日：2016-02-18

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子

IPC: H01L29/739 ,  H01L23/485

Abstract: 实施方式的半导体装置具备：第1导电型的第1半导体区域，设置在第1电极与第2电极之间；第2导电型的第2半导体区域，设置在第1半导体区域与第2电极之间；多个第1连接区域，电连接于第2电极，在从第2电极朝向第1电极的第1方向上，从第2电极到达至第1半导体区域，且在与第1方向交叉的第2方向上并排；第1绝缘膜，设置在多个第1连接区域中的任一个连接区域与第2半导体区域及所述第1半导体区域之间；以及第2连接区域，设置在第2方向上相邻的第1连接区域之间，电连接于第2电极，且在第1方向上，从第2电极到达至第1半导体区域，或到达至第2半导体区域中。

公开(公告)号：CN105280693A

公开(公告)日：2016-01-27

申请号：CN201510096984.2

申请日：2015-03-04

Applicant: 株式会社东芝

Inventor： 押野雄一 ,  小仓常雄

IPC: H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42376

Abstract: 实施方式的半导体装置具有第2导电型的第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第5半导体区域、栅极电极、以及第2导电型的第4半导体区域。栅极电极在与从第3半导体区域朝向第2半导体区域的第3方向正交的第1方向上，隔着第1绝缘区域而与第3半导体区域相邻的部分的长度比隔着第1绝缘区域而与第5半导体区域相邻的部分的长度长。第4半导体区域具有比第3半导体区域中的位于第4半导体区域与第5半导体区域之间的部分的第2导电型的载流子密度高的第2导电型的载流子密度。第4半导体区域相对于第1绝缘区域的第1方向侧的端部设置在第1方向侧。

公开(公告)号：CN104701361A

公开(公告)日：2015-06-10

申请号：CN201410305483.6

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  三须伸一郎 ,  下条亮平 ,  安原纪夫

IPC: H01L29/739 ,  H01L29/861 ,  H01L29/06

CPC classification number: H01L27/0761 ,  H01L27/0727 ,  H01L29/0626 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/407 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/8613 ,  H01L29/872

Abstract: 本发明提供能够实现高速化的半导体装置。实施方式的半导体装置具备重复配置有晶体管的晶体管区域和配置有二极管的二极管区域，所述晶体管具有：集电极电极；发射极电极；第1导电型半导体的集电极层；第2导电型半导体的基极层；第1导电型半导体的第一体层；第2导电型半导体的发射极层；与第一体层相比第1导电型杂质浓度更高的第1导电型半导体的第二体层；栅极电极；以及栅极绝缘膜；所述二极管具有：阴极电极；阳极电极；第1导电型半导体的第一阳极层；以及与第一阳极层相比第1导电型杂质浓度更高的第1导电型半导体的第二阳极层。并且，第二体层的第1导电型杂质的杂质量比第二阳极层的第1导电型杂质的杂质量多。

公开(公告)号：CN104299985A

公开(公告)日：2015-01-21

申请号：CN201310722059.7

申请日：2013-12-24

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  中村和敏

IPC: H01L29/41

CPC classification number: H01L29/1095 ,  H01L29/0834 ,  H01L29/7393 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/41

Abstract: 实施方式的半导体装置具备：第一导电型的第一半导体区域，设在第一电极的一部分之上，与第一电极欧姆接触；第一导电型的第二半导体区域，设在第一电极的上述一部分以外的部分上，与第一半导体区域及第一电极接触，其杂质浓度比第一半导体区域的杂质浓度低；第二导电型的第一半导体层，设在第一半导体区域上以及第二半导体区域上；第二导电型的第二半导体层，设在第一半导体层上；第一导电型的第三半导体区域，设在第二半导体层上；第二导电型的第四半导体区域，设在第三半导体区域的一部分之上；第二电极，经由绝缘膜与第二半导体层、第三半导体区域以及第四半导体区域相接；以及第三电极，设在第三半导体区域之上以及第四半导体区域之上。

公开(公告)号：CN103681825A

公开(公告)日：2014-03-26

申请号：CN201310372755.X

申请日：2013-08-23

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  中村和敏 ,  二宫英彰 ,  末代知子 ,  押野雄一

IPC: H01L29/739

CPC classification number: H01L29/7395 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7397

Abstract: 本发明提供半导体装置。根据一实施方式，半导体装置具备：半导体基板，具有第一及第二主面；多个控制电极，形成于上述半导体基板的上述第一主面所形成的槽的内部，沿与上述第一主面平行的第一方向延伸；多个控制配线，形成于上述半导体基板的上述第一主面上，沿着垂直于上述第一方向的第二方向延伸。上述半导体基板具备：第一导电型的第一半导体层；第二导电型的一个以上的第二半导体层，形成于上述第一半导体层的上述第一主面侧的表面。且上述半导体基板具备：上述第一导电型的一个以上的第三半导体层，形成于上述第二半导体层的上述第一主面侧的表面，沿上述第二方向延伸；上述第二导电型的第四半导体层，形成于上述半导体基板的上述第二主面。