公开(公告)号：CN112787655A

公开(公告)日：2021-05-11

申请号：CN202011624739.1

申请日：2020-12-31

Applicant: 安徽大学

Inventor： 赵强 ,  赵丽 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  黎轩 ,  蔺智挺 ,  陈军宁

IPC: H03K19/003

Abstract: 本发明公开了一种抗辐照锁存器单元电路，包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器。PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉；四个锁存器节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。上述电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。

公开(公告)号：CN107196636B

公开(公告)日：2021-02-19

申请号：CN201710352131.X

申请日：2017-05-18

Applicant: 安徽大学

Inventor： 吴秀龙 ,  彭春雨 ,  杨志平 ,  蔺智挺 ,  黎轩 ,  李正平 ,  陈军宁

IPC: H03K19/003 ,  H03K19/0185

Abstract: 本发明公开了一种抑制单粒子瞬态效应的反相器，包括：第一NMOS管、第二NMOS管、第一PMOS管以及第二PMOS管；第一NMOS管与第一PMOS管连接，第二NMOS管与第二PMOS管连接构成前后两级的反相器结构；其中，后一级反相器中的第二PMOS的源极接前一级反相器的输出，后一级的第二PMOS2和第二NMOS的输入接Vin，即前一级反相器的输入。该反相器可以进一步的减弱单粒子瞬态效应对反相器的干扰，同时电路驱动能力和电路的工作频率不受到影响。

公开(公告)号：CN112071344A

公开(公告)日：2020-12-11

申请号：CN202010910710.3

申请日：2020-09-02

Applicant: 安徽大学

Inventor： 蔺智挺 ,  曹旭龙 ,  占红兰 ,  陈中伟 ,  钮建超 ,  吴秀龙 ,  赵强 ,  彭春雨 ,  卢文娟 ,  黎轩 ,  陈军宁

IPC: G11C11/413

Abstract: 本发明公开了一种用于提高内存内计算线性度和一致性的电路，包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；电流镜模块与所述缓冲器模块相连接；利用电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像单元的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果。上述电路能够实现高线性度和高一致性的内存内计算，从而极大提高了内存内计算的实用性。

公开(公告)号：CN111883192A

公开(公告)日：2020-11-03

申请号：CN202010698812.3

申请日：2020-07-20

Applicant: 安徽大学

Inventor： 蔺智挺 ,  赵强 ,  陈军宁 ,  陈龙龙 ,  卢文娟 ,  彭春雨 ,  吴秀龙 ,  黎轩

IPC: G11C11/40 ,  G11C16/06

Abstract: 本发明公开了一种基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM单元，先将目标二进制数据存储到N行N列内存单元中，再将与之比较的N位二进制数据输入到字线信号WL或位线BL、BLB中，通过脉冲调制信号实现外部数据与存储器内的多列或多行数据的汉明距离计算。由于在该计算过程中所有的存储单元可以同时参与计算，因此有着很高的计算效率，同时可以减少在数据传输过程消耗的能量，并且可以提高计算时数据的吞吐率，不需要将数据读出SRAM从而能大大降低功耗。

公开(公告)号：CN109935260B

公开(公告)日：2020-10-02

申请号：CN201910137690.8

申请日：2019-02-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  王勇 ,  刘念龙 ,  吴秀龙 ,  彭春雨 ,  黎轩 ,  卢文娟 ,  陈军宁

IPC: G11C11/419

Abstract: 本发明公开了一种利用多次复用策略的平均7T1R单元电路，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管。利用该单元电路结构可以减少面积损耗、提高SRAM读写性能并且保证单边NVM结构的恢复率。

公开(公告)号：CN110995161A

公开(公告)日：2020-04-10

申请号：CN201911250609.3

申请日：2019-12-09

Applicant: 安徽大学

Inventor： 吴秀龙 ,  余飞龙 ,  彭春雨 ,  卢文娟 ,  蔺智挺 ,  黎轩 ,  高珊 ,  陈军宁

IPC: H03B5/24

Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6-BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6-BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6-BIT电容阵列左端G点形成一个回路，电阻R2和6-BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。

公开(公告)号：CN110232941A

公开(公告)日：2019-09-13

申请号：CN201910549755.X

申请日：2019-06-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  刘东 ,  蔺智挺 ,  卢文娟 ,  吴秀龙 ,  黎轩 ,  陈军宁

IPC: G11C11/419 ,  G11C11/412

Abstract: 本发明公开了一种具有低功耗和写增强的混合10T TFET-MOSFET SRAM单元电路，使用双向导通的NMOSFET代替TFET作SRAM单元的访问管。其利用MOSFET双向导通的特点以及TFET比MOSFET具有更低的阈值电压、更小的泄漏电流、更低的关断电流和更高的开关电流比等优势，减小了TFET SRAM静态功耗，同时也降低了保持状态下的单元泄漏电流；利用读写分离将存储节点与读取路径分开，从而提高了读取稳定性；从单元写速度的仿真结果来看，单元的工作电压越低，写速度越快；在相同的工作电压下如0.4V到0.9V，其静态功耗与6T TFET SRAM单元结构相比，至少降低2个数量级，而且提高了TFET SRAM单元的写裕度，降低了单元的静态功耗，提高了单元的写能力和写速度。

公开(公告)号：CN112787655B

公开(公告)日：2022-10-21

申请号：CN202011624739.1

申请日：2020-12-31

Applicant: 安徽大学

Inventor： 赵强 ,  赵丽 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  黎轩 ,  蔺智挺 ,  陈军宁

IPC: H03K19/003

Abstract: 本发明公开了一种抗辐照锁存器单元电路，包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器。PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉；四个锁存器节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。上述电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。

公开(公告)号：CN114822637B

公开(公告)日：2022-10-14

申请号：CN202210638677.2

申请日：2022-06-08

Applicant: 安徽大学

Inventor： 戴成虎 ,  杜园园 ,  高珊 ,  彭春雨 ,  赵强 ,  卢文娟 ,  郝礼才 ,  刘立 ,  蔺智挺 ,  吴秀龙 ,  黎轩 ,  郑好

IPC: G11C11/417

Abstract: 本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。

公开(公告)号：CN115035931A

公开(公告)日：2022-09-09

申请号：CN202210564062.X

申请日：2022-05-23

Applicant: 安徽大学

Inventor： 戴成虎 ,  刘海涛 ,  彭春雨 ,  赵强 ,  卢文娟 ,  郝礼才 ,  刘立 ,  蔺智挺 ,  吴秀龙 ,  黎轩 ,  高珊

IPC: G11C11/418 ,  G11C11/419 ,  G11C11/412 ,  G06F7/575

Abstract: 本发明涉及一种基于8T‑SRAM单元的电路结构、芯片和模块。8T‑SRAM单元包括：NMOS晶体管N1～6；PMOS晶体管P1～2。P1、P2和N1、N2交叉耦合，对存储节点Q、QB的数据进行锁存，P1的源极与P2源极电连接到VDD，开启存储节点Q、QB节点对电源通路，N1的源极与N2的源极连接到VSS，开启存储节点Q、QB节点对地通路。存储节点Q与QB通过晶体管N4、N3分别与位线BL和BLB相连，晶体管N3、N4由字线WL控制，字线LCM、RCM通过晶体管N5、N6分别与位线SLB和SL相连，晶体管N5、N6分别由存储节点Q与QB控制。本发明能实现在存储器内部完成比较操作，提高搜索效率。