公开(公告)号：CN117941054A

公开(公告)日：2024-04-26

申请号：CN202280061659.0

申请日：2022-09-07

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  J·福罗吉尔 ,  谢瑞龙 ,  C·帕克

IPC: H01L21/768 ,  H01L29/08

Abstract: 一种半导体结构包括场效应晶体管(FET)，所述FET具有源极/漏极(36)、与所述源极/漏极(36)接触的接触件(40)和包括导电材料的掩埋电源轨(60)，其中所述掩埋电源轨(60)与所述接触件(40)接触，其中所述掩埋电源轨的最靠近所述接触件(40)的第一部分具有第一厚度，并且其中所述掩埋电源轨(60)的第二部分具有第二厚度，使得所述第一厚度小于所述第二厚度。

公开(公告)号：CN116472790A

公开(公告)日：2023-07-21

申请号：CN202180077969.7

申请日：2021-11-16

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  C·拉登斯 ,  谢瑞龙 ,  李俊涛

IPC: H10B63/00 ,  H10B63/10

Abstract: 一种非易失性存储器结构及其制造方法，其可包括在第一端子和第二端子之间的第一存储器元件和第二存储器元件。第一存储元件和第二存储元件可以在第一端子和第二端子之间彼此并联。这可以使混合非易失性存储器结构能够将值存储为每个存储器元件的电导的组合，从而能够更好地调谐设置和重置电导参数。

公开(公告)号：CN115398648A

公开(公告)日：2022-11-25

申请号：CN202180029160.7

申请日：2021-04-30

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  C·雷登斯 ,  程慷果 ,  李俊涛 ,  郭德超 ,  李桃 ,  康宗圣

IPC: H01L29/78 ,  H01L21/336

Abstract: 公开了具有不对称栅极叠置体的纳米片器件的方法和所得结构。在衬底(104)上形成纳米片叠置体(102)。该纳米片叠置体(102)包括交替的半导体层(108)和牺牲层(110)。牺牲衬层(202)形成在纳米片叠置体(102)上，并且电介质栅极结构(204)形成在纳米片叠置体(102)上和牺牲衬层(202)上。在牺牲层(110)的侧壁上形成第一内间隔物(302)。在纳米片叠置体(102)的沟道区上形成栅极(112)。栅极(112)包括在与纳米片叠置体(102)正交的方向上在衬底(104)上延伸的导电桥。在栅极(112)的侧壁上形成第二内间隔物(902)。第一内间隔物(302)在栅极(112)叠置体之前形成，而第二内间隔物(902)在栅极叠置体之后形成，因此，栅极(112)叠置体是不对称的。

公开(公告)号：CN111433905A

公开(公告)日：2020-07-17

申请号：CN201880077926.7

申请日：2018-12-03

Applicant: 国际商业机器公司

Inventor： 李俊涛 ,  程慷果 ,  姜丽颖 ,  J·G·高迪埃罗

IPC: H01L21/84

Abstract: 提供了一种在衬底上形成逻辑器件和功率器件的方法。该方法包括在衬底的第一区域上形成第一垂直鳍并且在衬底的第二区域上形成第二垂直鳍，其中隔离区域将第一区域与第二区域分开，在第二区域的第二垂直鳍上形成电介质下层段，以及在电介质下层段和第二区域的第二垂直鳍上形成第一栅极结构。

公开(公告)号：CN104658912B

公开(公告)日：2017-08-29

申请号：CN201410655550.7

申请日：2014-11-18

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  E·C·哈利 ,  柯玥 ,  A·克哈基弗尔鲁茨 ,  A·雷茨尼采克

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/41

CPC classification number: H01L29/7842 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: 本公开涉及半导体结构及其形成方法。半导体结构可包含半导体鳍、半导体鳍之上的栅极、栅极的侧壁上的间隔件、间隔件之下的半导体鳍的端部中的带角度的凹陷区域、以及填充带角度的凹陷的第一半导体区域。带角度的凹陷可以是v形的或Σ形的。该结构还可包含接触第一半导体区域和衬底的第二半导体区域。可通过在衬底上的半导体鳍的一部分之上形成栅极、在栅极的侧壁上形成间隔件、去除半导体鳍的不被间隔件和栅极覆盖的部分以露出鳍的侧壁、蚀刻鳍的侧壁以在间隔件之下形成带角度的凹陷区域、以及用第一外延半导体区域填充带角度的凹陷区域，来形成所述结构。

公开(公告)号：CN104051502B

公开(公告)日：2017-04-26

申请号：CN201410089855.6

申请日：2014-03-12

Applicant: 国际商业机器公司

Inventor： T·N·亚当 ,  程慷果 ,  B·B·多里斯 ,  P·哈希米 ,  A·卡基菲鲁兹 ,  A·雷茨尼采克

IPC: H01L29/06

CPC classification number: H01L29/785 ,  H01L29/66795

Abstract: 本发明涉及通过阳极化形成具有介质隔离的体SiGe鳍片。提供了一种制造半导体器件的方法，该方法包括：提供包括硅层、掺杂半导体层和未掺杂硅锗层的材料叠层。通过蚀刻穿过未掺杂硅锗层、掺杂半导体层并且蚀刻含硅层的一部分，由材料叠层形成至少一个鳍片结构。形成与至少一个鳍片结构的至少一个端部接触的隔离区域。阳极化工艺去除至少一个鳍片结构的掺杂半导体层以提供空隙。沉积介质层以填充在硅层和掺杂半导体层之间的空隙。然后在至少一个鳍片结构的沟道部分形成源极和漏极区域。

公开(公告)号：CN104218086B

公开(公告)日：2017-04-12

申请号：CN201410238899.0

申请日：2014-05-30

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  B·B·多里斯 ,  P·哈希米 ,  A·卡基菲鲁兹 ,  A·雷茨尼采克

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/823431 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/1207 ,  H01L27/1211 ,  H01L29/66795

Abstract: 本发明涉及具有共面形貌的多高度FINFET。提供了一种半导体结构，其具有有着可变高度的半导体鳍而没有任何不适当的形貌。所述半导体结构包括具有第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移。氧化物区域直接位于所述第一半导体表面和/或所述第二半导体表面上。具有第一高度的第一组第一半导体鳍位于所述半导体衬底的所述第一半导体表面上方。具有第二高度的第二组第二半导体鳍位于所述第二半导体表面上方，其中所述第二高度不同于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有彼此共面的最上表面。

公开(公告)号：CN103999202B

公开(公告)日：2017-04-05

申请号：CN201280062010.7

申请日：2012-11-12

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  J·欧文 ,  裴成文 ,  R·M·托蒂 ,  王耕

IPC: H01L21/336

CPC classification number: H01L21/02488 ,  H01L21/02513 ,  H01L21/02587 ,  H01L21/02598 ,  H01L21/02642 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明公开了在基板上沉积介电模板层。通过采用图案化的屏蔽层的各向异性蚀刻在所述介电模板层的内部形成线沟槽。该图案化的屏蔽层可为图案化的光阻层，或通过其他影像转移法所形成的图案化的硬屏蔽层。通过选择性稀土氧化物外延工艺在各个线沟槽的较低部分填充外延稀土氧化物材料。通过选择性半导体外延工艺在各个线沟槽的较高部分填充外延半导体材料。使介电模板层凹陷以形成介电材料层，其提供在各鳍结构之间的侧向电性绝缘，每个鳍结构包括由稀土氧化物鳍部分和半导体鳍部分构成的堆栈。

公开(公告)号：CN104051272B

公开(公告)日：2017-03-29

申请号：CN201410095311.0

申请日：2014-03-14

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  B·S·哈兰 ,  S·波诺斯 ,  T·E·斯坦德尔特 ,  山下典洪

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L27/1211 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/785

Abstract: 本发明涉及应力增强的finFET器件。具有增强的应变的非平面半导体包括衬底以及形成在所述衬底的表面上的至少一个半导电鳍。栅极叠层形成在所述至少一个半导电鳍的一部分上。应力衬里形成在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上。所述应力衬里至少向所述至少一个半导电鳍的沟道区、源极区和漏极区赋予应力。所述沟道区位于所述栅极叠层下方的至少一个半导电鳍中。

公开(公告)号：CN103715199B

公开(公告)日：2017-01-18

申请号：CN201310456100.0

申请日：2013-09-29

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  R·H·德纳尔德 ,  H·杰加纳森 ,  A·卡基菲鲁兹 ,  T·H·宁 ,  G·G·沙希迪

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/06 ,  H01L21/316

CPC classification number: H01L21/76251 ,  B82Y10/00 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11536 ,  H01L27/11543 ,  H01L27/11563 ,  H01L27/1203 ,  H01L29/66825 ,  H01L29/7881

Abstract: 本发明涉及采用半导体纳米颗粒的非易失性存储器件。在衬底的第一绝缘体层的顶面上沉积半导体纳米颗粒。在所述半导体纳米颗粒和所述第一绝缘体层之上沉积第二绝缘体层。然后将半导体层接合到所述第二绝缘体层以提供包括掩埋绝缘体层的绝缘体上半导体衬底，所述掩埋绝缘体层包括所述第一和第二绝缘体层以及嵌入其中的半导体纳米颗粒。在所述掩埋绝缘体层下方形成背栅电极，并且形成浅沟槽隔离结构以隔离所述背栅电极。采用相同的处理步骤在存储器件区域和逻辑器件区域中形成场效应晶体管。嵌入的纳米颗粒可用作非易失性存储器件的电荷存储器元件，其中在写入和擦除期间载流子隧穿通过所述第二绝缘体层而进入或离开所述半导体纳米颗粒。