公开(公告)号：CN110648973A

公开(公告)日：2020-01-03

申请号：CN201811318540.9

申请日：2018-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈俊宏 ,  谢志宏 ,  廖忠志

IPC: H01L21/8244 ,  H01L27/11 ,  H01L21/8238

Abstract: 一种制造半导体器件的方法，在半导体衬底中形成第一导电类型注入区，并且在第一导电类型注入区的侧边界区处形成碳注入区。本发明实施例涉及制造半导体器件的方法以及半导体器件。

公开(公告)号：CN110556288A

公开(公告)日：2019-12-10

申请号：CN201910063040.3

申请日：2019-01-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭国凭 ,  潘昇良 ,  洪嘉阳 ,  谢志宏 ,  孙书辉 ,  章勋明

IPC: H01L21/027 ,  G03F7/42

Abstract: 灰化工艺与装置经由二次反应形成灰化气体的自由基。本申请披露一种半导体装置的形成方法，其包括：自第一气体产生第一等离子体；在一晶圆处理腔室中，使该第一等离子体扩散穿过第一气体分布板，以形成一第一低能量区；使该第一等离子体自该第一低能量区穿过第二气体分布板，以形成一基板处理区；以及供应第二气体至该基板处理区中，其中该第一等离子体能量化该第二气体，以形成该第二气体的自由基，其中该第二气体的自由基自一基板剥除一层状物。第一气体与第二气体反应，以能量化该第二气体。能量化的第二气体用于自基板灰化光刻胶层。

公开(公告)号：CN105097663B

公开(公告)日：2019-05-24

申请号：CN201410371298.7

申请日：2014-07-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 丁致远 ,  谢志宏

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L23/53295 ,  H01L21/764 ,  H01L21/7682 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/7685 ,  H01L21/76852 ,  H01L23/5222 ,  H01L23/5223 ,  H01L23/5283 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种方法，包括在衬底上的介电层中形成导电部件。在衬底上形成第一硬掩模层和下面的第二硬掩模层。第二硬掩模层对等离子体蚀刻工艺的蚀刻选择性高于第一硬掩模层对等离子体蚀刻工艺的蚀刻选择性。第二硬掩模层可以在形成掩蔽元件期间保护介电层。该方法还包括：实施等离子体蚀刻工艺，以在介电层中形成沟槽，该蚀刻工艺还可以去除第一硬掩模层。然后，在沟槽的上方形成盖顶，以形成邻近导电部件的气隙结构。本发明还提供了一种形成半导体器件的方法。

公开(公告)号：CN104051257B

公开(公告)日：2017-04-12

申请号：CN201410056283.1

申请日：2014-02-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  张世明 ,  谢艮轩 ,  谢铭峰 ,  赖志明 ,  高蔡胜 ,  李佳颖 ,  谢志宏 ,  李忠儒 ,  蔡政勋 ,  包天一 ,  眭晓林

IPC: H01L21/3105 ,  H01L21/336 ,  G03F7/20

CPC classification number: H01L21/3086 ,  H01L21/0217 ,  H01L21/02186 ,  H01L21/02282 ,  H01L21/0276 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/823431

Abstract: 一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。

公开(公告)号：CN106158827A

公开(公告)日：2016-11-23

申请号：CN201510205243.3

申请日：2015-04-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 丁致远 ,  谢志宏

IPC: H01L23/532 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/5222 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种器件包括位于第一介电层中的第一沟槽的侧壁和底部上方的第一保护层、位于第一保护层上方的第一阻挡层、位于第一沟槽中的第一金属线、位于第一介电层中的第二沟槽的侧壁和底部上方的第二保护层、位于第二保护层上方的第二阻挡层、位于第二沟槽中的第二金属线、位于第一沟槽和第二沟槽之间的气隙以及位于第一介电层中的第三沟槽的侧壁上方的第三保护层，其中，第一保护层、第二保护层和第三保护层由相同的材料形成。本发明实施例涉及气隙结构和方法。

公开(公告)号：CN105374772A

公开(公告)日：2016-03-02

申请号：CN201410800485.2

申请日：2014-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彥 ,  谢志宏

IPC: H01L23/48 ,  H01L21/768 ,  H01L21/311

CPC classification number: H01L21/76813 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76811 ,  H01L21/76816

Abstract: 本发明提供了双镶嵌结构的结构和形成方法。提供了半导体器件结构的结构和形成方法。该半导体器件结构包括半导体衬底和位于半导体衬底上方的导电部件。该半导体器件结构还包括位于导电部件和半导体衬底上方的介电层和位于介电层中的通孔。通孔具有椭圆形的截面。该半导体器件结构还包括位于介电层中的沟槽，通孔从沟槽的底部开始延伸。沟槽的沟槽宽度宽于通孔的孔宽度。此外，该半导体器件结构包括一种或多种导电材料，其填充通孔和沟槽并且电连接至导电部件。

公开(公告)号：CN100511601C

公开(公告)日：2009-07-08

申请号：CN200710106933.9

申请日：2007-05-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡嘉祥 ,  谢志宏 ,  徐祖望 ,  陈德芳 ,  林家慧 ,  章勋明

IPC: H01L21/311 ,  H01L21/768

CPC classification number: H01L21/31144 ,  H01L21/76802 ,  H01L21/76811

Abstract: 本发明是关于一种利用多晶硅掩模，而非习知技术所使用的金属硬掩模，在一低介电常数介电层上形成一孔洞的方法。一多晶硅硬掩模被形成于一低介电常数介电层之上，以及一光阻层被形成于此多晶硅硬掩模层之上。使用一气体等离子体图刻光阻层并蚀刻多晶硅硬掩模以制造低介电常数介电层的暴露部分。在蚀刻低介电常数介电层之前会先将光阻层移除，以免破坏低介电常数介电层。

公开(公告)号：CN101355053A

公开(公告)日：2009-01-28

申请号：CN200810135549.6

申请日：2006-02-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐祖望 ,  谢志宏 ,  陶宏远 ,  张长昀 ,  钟堂轩 ,  吕昇达

IPC: H01L21/8234

CPC classification number: H01L29/785 ,  H01L29/66795 ,  H01L29/78687

Abstract: 本发明是有关于一种用于形成可达6个场效应晶体管元件的多栅极区域场效应晶体管元件及其形成方法，该元件包括：一包括半导体材料的多鳍状结构，设置在基材之上；该多鳍状结构包括实质平行间隔分开的侧壁部分，每一侧壁部分包括主要内、外表面与上表面；其中每一表面包括一表面用以形成一场效应晶体管于其上。本发明包括多栅极区域的先进CMOSFET元件结构，其具有改进的元件速度与性能以适用于形成先进的集成电路元件。

公开(公告)号：CN109216455B

公开(公告)日：2023-06-16

申请号：CN201711269041.0

申请日：2017-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄诗涵 ,  谢志宏

IPC: H01L29/78 ,  H01L29/423 ,  H10B10/00 ,  H01L21/768

Abstract: 本发明的实施例提供了半导体器件及其形成方法。静态随机存取存储(SRAM)单元包括均在第一方向延伸的第一栅极和第二栅极。第一间隙在第一方向上将第一栅极与第二栅极分隔。SRAM单元包括在第一方向上延伸的Vcc接触件。第二间隙在垂直于第一方向的第二方向上将Vcc接触件与第一栅极分隔。Vcc接触件的区段在第一方向上没有与第一间隙重叠。SRAM单元包括在第一方向上延伸的Vss接触件。第三间隙在第二方向上将Vss接触件与第一栅极分隔。Vss接触件的区段被设置为邻近第一间隙。Vss接触件在第二个方向上小于Vcc接触件。

公开(公告)号：CN108695241B

公开(公告)日：2022-03-29

申请号：CN201710607116.5

申请日：2017-07-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志壕 ,  陈文彦 ,  梁明中 ,  谢志宏 ,  孙书辉

IPC: H01L21/768

Abstract: 于一形成图案的方法中，形成包括底层、中间层以及第一罩幕层的堆迭结构。上述中间层包括第一盖层、中介层以及第二盖层。使用第一抗蚀图案作为蚀刻罩幕以图案化上述第一罩幕层。使用上述图案化的第一罩幕层作为蚀刻罩幕以图案化上述第二盖层。形成第二罩幕层于上述图案化的第二盖层之上，并使用第二抗蚀图案作为蚀刻罩幕以图案化上述第二罩幕层。使用上述图案化的第二罩幕层作为蚀刻罩幕以图案化上述第二盖层。使用上述图案化的第二盖层作为蚀刻罩幕以图案化上述中介层及第一盖层。使用上述图案化的第一盖层作为蚀刻罩幕以图案化上述底层。