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公开(公告)号：CN112750760B
公开(公告)日：2024-11-05
申请号：CN202011177021.2
申请日：2020-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本申请涉及自对准双图案化。一种方法包括图案化目标层之上的芯轴层以形成第一芯轴和第二芯轴，第一芯轴的宽度大于第二芯轴的宽度。间隔件层形成在第一芯轴和第二芯轴之上并被修改而使得第一芯轴之上的间隔件层的厚度大于第二芯轴之上的间隔件层的厚度。从间隔件层形成间隔件，这些间隔件与第一芯轴相邻的宽度大于与第二芯轴相邻的间隔件。使用间隔件来蚀刻目标层。
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公开(公告)号：CN115763374A
公开(公告)日：2023-03-07
申请号：CN202210669456.1
申请日：2022-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明的实施例提供了晶体管结构及其形成方法。该方法包括：形成包括源极/漏极区和栅电极的晶体管；形成位于源极/漏极区上方并且电连接到源极/漏极区的源极/漏极接触插塞；在源极/漏极接触插塞上方形成第一层间电介质；在第一层间电介质上方形成蚀刻停止层；蚀刻蚀刻停止层以形成第一通孔开口；在第一层间电介质上方形成第二层间电介质；执行刻蚀工艺，使得第二层间电介质被刻蚀以形成沟槽，并且刻蚀停止层中的第一通孔开口延伸到第一层间电介质中以露出源极/漏极接触插塞；以及在共同的工艺中填充沟槽和第一通孔开口以分别形成金属线和通孔。
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公开(公告)号：CN111129067B
公开(公告)日：2022-09-16
申请号：CN201911043521.4
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及具有磁性隧道结的半导体器件。本公开提供了具有磁性隧道结的半导体器件。一种半导体器件包括：衬底；存储器阵列，位于衬底上方，存储器阵列包括第一磁性隧道结(MTJ)，其中第一MTJ位于衬底上方的第一电介质层中；以及电阻器电路，位于衬底上方，电阻器电路包括第二MTJ，其中第二MTJ位于第一电介质层中。
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公开(公告)号：CN112750760A
公开(公告)日：2021-05-04
申请号：CN202011177021.2
申请日：2020-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本申请涉及自对准双图案化。一种方法包括图案化目标层之上的芯轴层以形成第一芯轴和第二芯轴，第一芯轴的宽度大于第二芯轴的宽度。间隔件层形成在第一芯轴和第二芯轴之上并被修改而使得第一芯轴之上的间隔件层的厚度大于第二芯轴之上的间隔件层的厚度。从间隔件层形成间隔件，这些间隔件与第一芯轴相邻的宽度大于与第二芯轴相邻的间隔件。使用间隔件来蚀刻目标层。
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公开(公告)号：CN111106236A
公开(公告)日：2020-05-05
申请号：CN201910700730.5
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及用于形成半导体的方法以及半导体器件。一种方法包括形成磁隧道结(MTJ)堆叠层，其包括：沉积底部电极层；在底部电极层之上沉积底部磁电极层；在底部磁电极层之上沉积隧道阻挡层；在隧道阻挡层之上沉积顶部磁电极层；以及在顶部磁电极层之上沉积顶部电极层。该方法还包括对MTJ堆叠层进行图案化以形成MTJ；以及在MTJ的侧壁上执行钝化工艺以形成保护层。钝化工艺包括使MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素。
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Patent Agency Ranking
公开(公告)号：CN107039455B
公开(公告)日：2020-03-31
申请号：CN201710061607.4
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568
Abstract: 本发明实施例提供一种制造半导体元件的方法，形成第一鳍状场效晶体管包括第一鳍结构，第一栅极电极结构位于第一鳍结构上，及第一源极/漏极区域。形成第二鳍状场效晶体管包括第二鳍结构，第二栅极电极结构位于第二鳍结构上，及第二源极/漏极区域。第一磊晶层形成于第一鳍结构之上的第一源极/漏极区域之中，第二磊晶层形成于第二鳍结构之上的第二源极/漏极区域之中。第一鳍结构的宽度小于第二鳍结构的宽度。
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公开(公告)号：CN106910738B
公开(公告)日：2019-11-15
申请号：CN201610912509.2
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司
Inventor： 谢志宏
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件包括第一FET和第二FET，该第一FET和第二FET分别包括第一和第二沟道区域。第一FET和第二FET分别包括第一和第二栅极结构。第一和第二栅极结构包括在第一和第二沟道区域上方形成的第一和第二栅极介电层以及在第一和第二栅极介电层上方形成的第一和第二栅电极层。第一和第二栅极结构沿着第一方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。第一栅电极层与分离插塞的侧壁接触。本发明实施例涉及半导体集成电路，且更具体地涉及具有鳍结构的半导体器件及其制造工艺。
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公开(公告)号：CN104051257A
公开(公告)日：2014-09-17
申请号：CN201410056283.1
申请日：2014-02-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105 , H01L21/336 , G03F7/20
CPC classification number: H01L21/3086 , H01L21/0217 , H01L21/02186 , H01L21/02282 , H01L21/0276 , H01L21/0337 , H01L21/3081 , H01L21/31053 , H01L21/31055 , H01L21/31111 , H01L21/31144 , H01L21/76816 , H01L21/823431
Abstract: 一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。
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公开(公告)号：CN103915373A
公开(公告)日：2014-07-09
申请号：CN201310084128.6
申请日：2013-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/02274 , H01L21/0337 , H01L21/31144 , H01L21/76816
Abstract: 本发明提供了一种或多个种形成线端空间结构的系统。在一些实施例中，在第一HM区域之上形成第一图案化的第二硬掩模(HM)区域。在一些实施例中，在第一图案化的第二HM区域或第一HM区域中的至少一个之上形成第一牺牲HM区域和第二牺牲HM区域。在第二牺牲HM区域之上图案化光刻胶(PR)，而且在PR和第二牺牲HM区域之上沉积隔离件区域。在一些实施例中，隔离件区域、PR或哥哥牺牲HM中的至少一个的至少一些被去除。相应地，第一图案化的第二硬掩模(HM)区域被图案化，由此形成了与端到端空间相关的线端空间结构。本发明还提供了一种图案化的线端空间。
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公开(公告)号：CN102194514B
公开(公告)日：2013-03-27
申请号：CN201010274893.0
申请日：2010-09-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/419
CPC classification number: G11C11/412 , G11C11/413
Abstract: 本发明是有关于一种双沟道静态随机存取内存单元，包含四组串联的金氧半场效应晶体管、第一上拉装置以及第二上拉装置。每一前述组串联的金氧半场效应晶体管具有下拉装置以及沟道栅装置。前述第一上拉装置以及第二上拉装置配置以使前述四个下拉装置形成两个交叉耦接反相器。此外，前述四个沟道栅装置的其中两者配置以形成第一沟道，而前述四个沟道栅装置的另外两者则配置以形成第二沟道。
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