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公开(公告)号：CN102332453A
公开(公告)日：2012-01-25
申请号：CN201110195588.7
申请日：2011-07-13
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/115 , H01L21/822 , H01L21/8247
CPC classification number: H01L21/76254 , H01L21/28273 , H01L21/28282 , H01L27/0688 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L29/42348
Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。
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公开(公告)号：CN111370417B
公开(公告)日：2024-07-19
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN117715422A
公开(公告)日：2024-03-15
申请号：CN202310677378.4
申请日：2023-06-08
Applicant: 三星电子株式会社
Abstract: 提供了三维半导体存储器装置及包括其的电子系统。所述三维半导体存储器装置包括：栅极堆叠结构，包括绝缘层、下选择线和字线，字线包括与下选择线相邻的第一字线和位于第一字线上的第二字线；存储器沟道结构，穿透栅极堆叠结构；多个第一接触插塞，电连接到第一字线；多个第二接触插塞，电连接到第二字线；第一导电线，连接到所述多个第一接触插塞；以及第二导电线，连接到所述多个第二接触插塞中的一个第二接触插塞。
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公开(公告)号：CN111106119B
公开(公告)日：2024-01-23
申请号：CN201911017568.3
申请日：2019-10-24
Applicant: 三星电子株式会社
Abstract: 一种三维半导体器件包括在下结构上的第一栅极组和在第一栅极组上的第二栅极组。第一栅极组包括第一焊盘区域，该第一焊盘区域为：并且(2)在平行于下结构的上表面且垂直于第一方向的第二方向上升高。第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。(1)在平行于下结构的上表面的第一方向上降低
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公开(公告)号：CN111725218B
公开(公告)日：2023-12-12
申请号：CN202010201012.6
申请日：2020-03-20
Applicant: 三星电子株式会社
Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。
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Patent Agency Ranking
公开(公告)号：CN109037230B
公开(公告)日：2023-11-07
申请号：CN201810594700.6
申请日：2018-06-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和竖直结构，该电极结构包括顺序地堆叠在体导电层上的电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面可以面向第一半导体芯片的体导电层的底表面。
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公开(公告)号：CN109037210B
公开(公告)日：2023-09-05
申请号：CN201810600087.4
申请日：2018-06-12
Applicant: 三星电子株式会社
Abstract: 本申请提供了一种半导体存储器件和制造半导体存储器件的方法。所述半导体存储器件包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上；垂直结构，其贯穿所述电极结构；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底。所述电极结构包括在彼此上方层叠的多个电极。所述垂直结构连接到所述体导电层的所述单元阵列部分。所述连接导电图案连接到所述体导电层的外围电路部分。
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公开(公告)号：CN115377114A
公开(公告)日：2022-11-22
申请号：CN202210126976.8
申请日：2022-02-10
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 公开了三维半导体存储器件和包括三维半导体存储器件的电子系统。该器件包括：基板；单元阵列结构，设置在基板上以包括多个彼此间隔开的堆叠电极，该电极中最上面的一个电极是第一串选择线；竖直沟道结构，设置为贯穿单元阵列结构并连接至基板；导电焊盘，设置在竖直沟道结构的上部中；位线，位于单元阵列结构上；位线接触部，将位线电连接至导电焊盘；以及切割结构，贯穿第一串选择线。切割结构贯穿导电焊盘的一部分。位线接触部的底表面包括分别与导电焊盘和切割结构接触的第一底表面和第二底表面。
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公开(公告)号：CN114334992A
公开(公告)日：2022-04-12
申请号：CN202110731275.2
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
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公开(公告)号：CN113224075A
公开(公告)日：2021-08-06
申请号：CN202110080779.2
申请日：2021-01-21
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11578 , H01L27/11582 , H01L27/11517 , H01L27/11521 , H01L27/11556
Abstract: 公开了一种三维半导体存储器装置及其制造方法。该三维半导体存储器装置包括具有单元和连接区的衬底。电极结构设置在衬底上，电极结构在连接区上具有台阶结构。第一竖直沟道结构和第一伪结构分别至少部分地穿透单元区和连接区上的电极结构。第一竖直沟道结构和第一伪结构的扩展部分的底部分别位于第一水平高度处和第二水平高度处。第二水平高度高于第一水平高度。
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