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公开(公告)号：CN111106119B
公开(公告)日：2024-01-23
申请号：CN201911017568.3
申请日：2019-10-24
Applicant: 三星电子株式会社
Abstract: 一种三维半导体器件包括在下结构上的第一栅极组和在第一栅极组上的第二栅极组。第一栅极组包括第一焊盘区域，该第一焊盘区域为：并且(2)在平行于下结构的上表面且垂直于第一方向的第二方向上升高。第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。(1)在平行于下结构的上表面的第一方向上降低
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公开(公告)号：CN114334992A
公开(公告)日：2022-04-12
申请号：CN202110731275.2
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
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公开(公告)号：CN111106119A
公开(公告)日：2020-05-05
申请号：CN201911017568.3
申请日：2019-10-24
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种三维半导体器件包括在下结构上的第一栅极组和在第一栅极组上的第二栅极组。第一栅极组包括第一焊盘区域，该第一焊盘区域为：(1)在平行于下结构的上表面的第一方向上降低并且(2)在平行于下结构的上表面且垂直于第一方向的第二方向上升高。第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。
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公开(公告)号：CN114582881A
公开(公告)日：2022-06-03
申请号：CN202111128617.8
申请日：2021-09-26
Applicant: 三星电子株式会社
IPC: H01L27/1157 , G11C16/04
Abstract: 提供了非易失性存储器装置和包括其的数据存储系统。所述非易失性存储器装置包括：第一结构，包括至少一个第一存储器平面；以及第二结构，接合到第一结构并且包括至少一个第二存储器平面，其中，包括在第一结构中的所述至少一个第一存储器平面的数量与包括在第二结构中的所述至少一个第二存储器平面的数量不同。
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公开(公告)号：CN114497067A
公开(公告)日：2022-05-13
申请号：CN202110957498.0
申请日：2021-08-19
Applicant: 三星电子株式会社
IPC: H01L27/11573
Abstract: 一种半导体器件，包括：单元区域，包括第一衬底、第一衬底上的栅电极、穿过栅电极延伸的沟道结构、单元接触插塞、贯通接触插塞和第一接合焊盘；第一外围电路区域，包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。
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Patent Agency Ranking
公开(公告)号：CN114446983A
公开(公告)日：2022-05-06
申请号：CN202111083772.2
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件，包括：下电路图案，位于下基板上；下接合图案，位于下电路图案上，所述下接合图案包括导电材料并电连接到下电路图案；上接合图案，位于下接合图案上并接触下接合图案，并且包括导电材料；无源器件，位于上接合图案上，并且包括导电材料且接触上接合图案中的一个；栅电极结构，位于无源器件上，包括在第一方向上彼此间隔开的栅电极，每个栅电极在第二方向上延伸，并且栅电极在第二方向上的延伸长度以阶梯方式从最下层级向最上层级增加；通道，延伸穿过栅电极结构的至少一部分；以及上基板，位于通道上。
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公开(公告)号：CN112670288A
公开(公告)日：2021-04-16
申请号：CN202011096938.X
申请日：2020-10-14
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 本发明公开了一种非易失性存储器件，该非易失性存储器件包括：模制结构，该模制结构包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在衬底上的第一串选择线、第二串选择线和第三串选择线；沟道结构，其穿透模制结构并与每个栅电极相交；第一切割区域，其切割每个栅电极；第二切割区域，其在第一方向上与第一切割区域间隔开，并且切割每个栅电极；第一切割线，其在第一切割区域和第二切割区域之间切割第一串选择线；第二切割线，其在第一切割区域和第二切割区域之间切割第二串选择线；以及第三切割线，其在第一切割区域和第二切割区域之间切割第三串选择线。
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公开(公告)号：CN114520232A
公开(公告)日：2022-05-20
申请号：CN202111357585.9
申请日：2021-11-16
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11582
Abstract: 提供了半导体器件和包括其的数据存储系统。所述半导体器件包括：半导体衬底，具有彼此相对的第一表面和第二表面；背侧绝缘层，位于半导体衬底的所述第二表面下方；外部输入/输出导电图案，位于背侧绝缘层下方；电路器件，包括栅电极和源极/漏极区，电路器件位于半导体衬底的第一表面上；内部输入/输出导电图案，位于半导体衬底的第一表面上，内部输入/输出导电图案具有与栅电极的至少一部分设置在同一水平高度上的至少一部分；贯通电极结构，穿透半导体衬底和背侧绝缘层，并电连接到内部输入/输出导电图案和外部输入/输出导电图案；以及存储单元阵列区域，在半导体衬底的第一表面上设置在比电路器件高的水平高度上。
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公开(公告)号：CN114388524A
公开(公告)日：2022-04-22
申请号：CN202111215356.3
申请日：2021-10-19
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 提供了半导体存储器装置和包括其的电子系统。所述半导体存储器装置包括：第一基底，包括背对的第一表面和第二表面；模制结构，包括堆叠在第一基底的第一表面上的多个栅电极；沟道结构，穿过模制结构；第一接触过孔，穿透第一基底；第二基底，包括背对的第三表面和第四表面；电路元件，在第二基底的第三表面上；第一贯穿过孔，穿过模制结构，连接第一接触过孔和电路元件，第一贯穿过孔包括第一导电图案以及将第一导电图案与模制结构分开的第一间隔膜；以及第二贯穿过孔，穿过模制结构且与第一贯穿过孔分隔开，第二贯穿过孔包括第二导电图案以及将第二导电图案与第一基底和模制结构分开的第二间隔膜。
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公开(公告)号：CN114373490A
公开(公告)日：2022-04-19
申请号：CN202111171793.X
申请日：2021-10-08
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储装置和包括其的电子系统。所述半导体存储装置包括：第一半导体芯片，包括上输入/输出焊盘；第二半导体芯片，包括下输入/输出焊盘；以及衬底附接膜，附接第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片均包括：第一衬底，包括面对衬底附接膜的第一面以及第二面；模制结构，包括栅电极；沟道结构，穿透模制结构并与栅电极相交；第二衬底，包括面对第一面的第三面以及第四面；第一电路元件，位于第二衬底的第三面上；以及接触通路，穿透第一衬底并连接到第一电路元件。上输入/输出焊盘和下输入/输出焊盘分别位于第一半导体芯片和第二半导体芯片的第二面上，并接触第一半导体芯片和第二半导体芯片的接触通路。
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