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公开(公告)号：CN111739569A
公开(公告)日：2020-10-02
申请号：CN202010567437.9
申请日：2020-06-19
Applicant: 西安微电子技术研究所
IPC: G11C11/413 , G11C16/26 , G11C16/34
Abstract: 本发明公开了一种边读边写的SDRAM控制系统及控制方法，该系统的N个写数据缓存FIFO，N个读数据缓存FIFO，FIFO缓存控制模块和SDRAM时序控制模块；该系统中FIFO缓存控制模块在不断的对SDRAM时序控制模块发出针对SDRAM的初始化、读、读刷新、写和写刷新操作的指令，使得SDRAM不断的进行读写操作，但因为SDRAM在同一个时间只能进行一个操作，因此通过写数据缓存FIFO和读数据缓存FIFO不断进行数据的读取和缓存，使得从外部客户端的角度，该系统能够不间断的同步读写。
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公开(公告)号：CN111355907A
公开(公告)日：2020-06-30
申请号：CN202010172479.2
申请日：2020-03-12
Applicant: 西安微电子技术研究所
IPC: H04N5/374 , H04N5/3745
Abstract: 本发明公开了一种用于CMOS图像传感器的列级ADC及其实现方法，属于CMOS图像传感器的模拟数字转换器领域。本发明的列级ADC，比较器第一级负端输入为光电信号Vin，其正端输入为斜坡参考信号，比较器第一级的输出端与比较器第二级的输入端相连，比较器第二级的输出端通过补偿电容与比较器第一级的正端相连接，比较器第二级的输出端还提供有外部输出；比较器第一级和比较器第二级的翻转方向相反。本发明可有效抑制斜坡信号畸变，提升转换精度。
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公开(公告)号：CN110311660A
公开(公告)日：2019-10-08
申请号：CN201910592627.3
申请日：2019-07-03
Applicant: 西安微电子技术研究所
IPC: H03K3/3562
Abstract: 本发明公开了一种自适应抗单粒子翻转的D触发器，D触发器有时钟信号输入端C和数据信号输入端D，第一输出端Q和第二输出端QN；时钟输入电路的输入端与时钟信号输入端C连接，输出端分别与开关控制RC滤波结构型主锁存器和开关控制RC滤波结构型从锁存器连接；SEU监测电路分别与开关控制RC滤波结构型主锁存器及开关控制RC滤波结构型从锁存器连接；开关控制RC滤波结构型主锁存器电路分别与数据信号输入端D和开关控制RC滤波结构型从锁存器连接；开关控制RC滤波结构型从锁存器与输出电路连接；输出电路还分别连接第一输出端Q及第二输出端QN。本发明具有良好的单粒子加固能力，并克服了加固触发器不能应用于高速无辐照环境的局限性。
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公开(公告)号：CN110311656A
公开(公告)日：2019-10-08
申请号：CN201910592610.8
申请日：2019-07-03
Applicant: 西安微电子技术研究所
IPC: H03K3/012 , H03K3/013 , H03K3/3562
Abstract: 本发明公开了一种自适应抗单粒子翻转的异步复位和置位D触发器，时钟信号输入电路分别与时钟信号输入端C、可控电阻-电容滤波结构的主锁存器和可控电阻-电容滤波结构的从锁存器连接；SEU监测电路分别与可控电阻-电容滤波结构的主锁存器及可控电阻-电容滤波结构的从锁存器连接；可控电阻-电容滤波结构的主锁存器分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻-电容滤波结构的从锁存器连接；可控电阻-电容滤波结构的从锁存器分别与复位信号输入端R、置位信号输入端SN及输出电路连接；输出电路与第一输出端Q及第二输出端QN连接。
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公开(公告)号：CN114885108B
公开(公告)日：2025-03-07
申请号：CN202210550326.6
申请日：2022-05-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种低功耗CMOS图像传感器结构及其实现方法，包括像元阵列、采样放大单元、比较单元、DAC码值产生器、DAC斜坡产生器、寄存处理单元和输出电路单元；对像元阵列的模拟信号采样放大后得到输入信号，将其传输至比较单元一输入端，DAC码值产生器的数字码值传输至DAC斜坡产生器，将斜坡信号传输至比较单元另一输入端，斜坡信号大于输入信号时，比较单元产生翻转信号，寄存处理单元存储此时的数字码值，对其进行处理后，将结果输出。码值产生器兼具数码产生和计数功能，避免传统计数器在A/D转换时产生大量翻转和计数，有效降低图像传感器整体功耗和由于高功耗而产生的热量聚集现象，提升了温度敏感型图像传感器性能。
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Patent Agency Ranking
公开(公告)号：CN114979522B
公开(公告)日：2024-09-27
申请号：CN202210550325.1
申请日：2022-05-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种自适应像素级高动态CMOS图像传感器及其实现方法，由像素阵列输出光电信号，将光电信号分别输入至列级ADC读出电路和像素级ADC电路；列级ADC读出电路中的比较器分别接收光电信号和斜坡信号，比较结果通过计数器传输至数据合成器；像素级ADC电路中的比较单元分别接收光电信号和参考信号，比较结果通过寄存器单元处理后，分别输送至控制单元和数据合成器，控制单元生成控制时长数据并将其反馈至像素阵列，数据合成器中产生最终结果输出。将像素级ADC电路的高实时性特点和列级ADC读出电路的高精度特点有机结合，由数据合成器输出最终结果，在光线快速变化时，实现高动态成像需求。
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公开(公告)号：CN118335722A
公开(公告)日：2024-07-12
申请号：CN202410369239.X
申请日：2024-03-28
Applicant: 西安微电子技术研究所
IPC: H01L23/552
Abstract: 本发明公开了一种抗辐射加固Guard‑Gate锁存器电路结构，传输门S1连接Delay单元的一端，Delay单元的另一端作为Qd节点分别连接N型场效应晶体管Mn2的栅极和Mp2的栅极；Mn2的漏极和Mp2的漏极连接作为Qn节点连接三态门Sinv的输入，三态门Sinv的输出连接传输门S1和Delay单元形成Q节点；Mn2的源极分别连接Mn1的漏极和受控电流源Is2的一端，Mn1的源极和受控电流源Is2的另一端接地；Mp2的源极分别连接Mp1的漏极和受控电流源Is1的一端，Mp1的源极和受控电流源Is1的另一端连接电源vdd；Mn1的栅极和Mp1的栅极连接Q节点。可有效的提高GG‑Latch结构保持阶段的抗单粒子翻转能力。
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公开(公告)号：CN114051107B
公开(公告)日：2023-09-22
申请号：CN202111264687.6
申请日：2021-10-28
Applicant: 西安微电子技术研究所
IPC: H04N25/76
Abstract: 本发明提供一种CMOS图像传感器的双模式精细增益配置装置及方法，可变采样电容阵列输入侧连接采样信号，输出侧连接反馈运算阵列，实现多种倍数的增益补偿，配合可变反馈电容和恒定反馈电容，能够实现1以下倍数的增益补偿，解决了现有增益配置的步进粗和仅支持正向配置的缺陷，实现精细步进增益和正负增益双向调整，根据实际情况增加可变采样电容阵列中开关电容的数量进而能够实现更高倍数的增益补偿，提高了通用性和精度；本方法，满足高质量成像对光线微弱变化的增益校准需求，提出增益校准算法流程，根据图像输出实际灰度值，通过对比本发明中真值表，确定增益校准配置和校准方法，步骤简单，可快速选择需要得可变采样电容阵列，实现增益补偿。
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公开(公告)号：CN116340219A
公开(公告)日：2023-06-27
申请号：CN202310259834.3
申请日：2023-03-16
Applicant: 西安微电子技术研究所
IPC: G06F13/376 , G06F13/40
Abstract: 本发明公开一种多处理器总线通讯系统与通讯方法及卫星器载计算机，该通讯系统包括若干处理器以及FPGA模块；FPGA模块包括总线仲裁模块、双机FIFO模块、处理器接口控制模块以及功能模块；若干处理器与总线仲裁模块通讯连接；双机FIFO模块与所述总线仲裁模块通讯连接，双机FIFO模块用于存储当前当班处理器当班时的操作数据，并将存储的数据交换给下一当班处理器；处理器接口控制模块的信号输入端与总线仲裁模块通讯连接，处理器接口控制模块的信号输出端与若干功能模块通讯连接。总线仲裁模块实时监控任一处理器的状态，切换当班处理器总线给FPGA，双机FIFO模块实现不同当班处理器之间操作数据的存储和交换，实现多个处理器与单个FPGA的通信需求。
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公开(公告)号：CN111313851B
公开(公告)日：2023-02-24
申请号：CN202010121621.0
申请日：2020-02-26
Applicant: 西安微电子技术研究所
IPC: H03F3/45
Abstract: 一种LVDS用高速数据传输预加重电路及其控制方法，采用两条预加重电流源电路、两个高增益宽带运算放大器以及四个预加重状态切换开关形成基本电路架构，在经典桥型开关电流源拓扑结构基础上增加四个预加重状态切换开关以及一个高增益宽带运算放大器实现对高速数据信号传输过程中高频分量进行幅度增强，以补偿高速信号传输过程信号幅值信息的衰减。本发明能够实现高速数据传输时明显提升共模电压的负反馈调节速度和精度，通过双高增益和宽带运放设计能够解决高速数据传输时共模信号恶化的问题，同时能够有效改善差分信号波形一致性差的问题，达到提升LVDS发送器电路整体信号完整性和减小误码率目的。
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