公开(公告)号：CN114896184A

公开(公告)日：2022-08-12

申请号：CN202210567535.1

申请日：2022-05-24

Applicant: 西安微电子技术研究所

Inventor： 马屹巍 ,  郝昕

IPC: G06F13/28 ,  G06F3/06

Abstract: 本发明属于电子信息技术领域，公开了一种DMA控制器FPGA及基于其的固态存储器，包括FPGA本体，FPGA本体上设置数据信号输出接口以及若干数据信号输入接口；FPGA本体内部设置复接缓冲区模块以及组帧模块，复接缓冲区模块内部设置若干双口RAM；各数据信号输入接口分别用于输入数据信号至各双口RAM；双口RAM用于缓存数据信号至数据信号占双口RAM内存的比例至预设值，生成RAM读请求信号发送至组帧模块；组帧模块根据各双口RAM的RAM读请求信号，从各双口RAM中读取待读取的数据信号，并在从各双口RAM中读取的数据信号中添加各双口RAM预设的标识符，得到组帧数据信号。实现对多路数据同时接收且不断流的功能，对输入数据进行分类组帧，再传输到下一级，起到去繁化简的作用。

公开(公告)号：CN114896184B

公开(公告)日：2023-07-25

申请号：CN202210567535.1

申请日：2022-05-24

Applicant: 西安微电子技术研究所

Inventor： 马屹巍 ,  郝昕

IPC: G06F13/28 ,  G06F3/06

Abstract: 本发明属于电子信息技术领域，公开了一种DMA控制器FPGA及基于其的固态存储器，包括FPGA本体，FPGA本体上设置数据信号输出接口以及若干数据信号输入接口；FPGA本体内部设置复接缓冲区模块以及组帧模块，复接缓冲区模块内部设置若干双口RAM；各数据信号输入接口分别用于输入数据信号至各双口RAM；双口RAM用于缓存数据信号至数据信号占双口RAM内存的比例至预设值，生成RAM读请求信号发送至组帧模块；组帧模块根据各双口RAM的RAM读请求信号，从各双口RAM中读取待读取的数据信号，并在从各双口RAM中读取的数据信号中添加各双口RAM预设的标识符，得到组帧数据信号。实现对多路数据同时接收且不断流的功能，对输入数据进行分类组帧，再传输到下一级，起到去繁化简的作用。

公开(公告)号：CN111739569A

公开(公告)日：2020-10-02

申请号：CN202010567437.9

申请日：2020-06-19

Applicant: 西安微电子技术研究所

Inventor： 李婷 ,  马屹巍 ,  郝昕

IPC: G11C11/413 ,  G11C16/26 ,  G11C16/34

Abstract: 本发明公开了一种边读边写的SDRAM控制系统及控制方法，该系统的N个写数据缓存FIFO，N个读数据缓存FIFO，FIFO缓存控制模块和SDRAM时序控制模块；该系统中FIFO缓存控制模块在不断的对SDRAM时序控制模块发出针对SDRAM的初始化、读、读刷新、写和写刷新操作的指令，使得SDRAM不断的进行读写操作，但因为SDRAM在同一个时间只能进行一个操作，因此通过写数据缓存FIFO和读数据缓存FIFO不断进行数据的读取和缓存，使得从外部客户端的角度，该系统能够不间断的同步读写。

公开(公告)号：CN117931080A

公开(公告)日：2024-04-26

申请号：CN202410108597.5

申请日：2024-01-25

Applicant: 西安微电子技术研究所

Inventor： 马屹巍 ,  郝昕

IPC: G06F3/06

Abstract: 本发明公开了一种固态存储器及其分类存储和检索回放方法，包括FPGA、MRAM和FLASH存储阵列，其中MRAM和FLASH存储阵列均与FPGA硬件连接，FPGA用于多通道载荷的接收、分类标识、缓存及回放，MRAM用于载荷类型映射表的存储，FLASH存储阵列用于多通道载荷数据的存储，本发明采用FPGA+MRAM+FLASH存储阵列的硬件架构，能够实现多通道载荷数据的分类存储及检索回放，无需在固态存储器外部进行，提高了工作效率，同时对于提高固态存储器产品的功能性能多样化具有重要意义。

公开(公告)号：CN111739569B

公开(公告)日：2022-04-26

申请号：CN202010567437.9

申请日：2020-06-19

Applicant: 西安微电子技术研究所

Inventor： 李婷 ,  马屹巍 ,  郝昕

IPC: G11C11/413 ,  G11C16/26 ,  G11C16/34

Abstract: 本发明公开了一种边读边写的SDRAM控制系统及控制方法，该系统的N个写数据缓存FIFO，N个读数据缓存FIFO，FIFO缓存控制模块和SDRAM时序控制模块；该系统中FIFO缓存控制模块在不断的对SDRAM时序控制模块发出针对SDRAM的初始化、读、读刷新、写和写刷新操作的指令，使得SDRAM不断的进行读写操作，但因为SDRAM在同一个时间只能进行一个操作，因此通过写数据缓存FIFO和读数据缓存FIFO不断进行数据的读取和缓存，使得从外部客户端的角度，该系统能够不间断的同步读写。