公开(公告)号：CN111725310A

公开(公告)日：2020-09-29

申请号：CN202010021823.8

申请日：2020-01-09

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  诹访刚史

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06 ,  H01L27/06

Abstract: 本发明涉及半导体装置及半导体电路。实施方式的半导体装置具备半导体层，该半导体层具有第1面及第2面，从第1面侧向第2面侧依次具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、与第2半导体区域相比第2导电型杂质浓度较高的第2导电型的第3半导体区域、第1导电型的第4半导体区域及第2导电型的第5半导体区域，并具有第1面侧的第1沟槽及第2沟槽，半导体装置具备第1沟槽的第1栅极电极、与第5半导体区域相接的第1栅极绝缘膜、第2沟槽之中的第2栅极电极、第2栅极绝缘膜、第1面侧的第1电极、第2面的第2电极、与第1栅极电极电连接的第1栅极电极焊盘及与第2栅极电极电连接的第2栅极电极焊盘。

公开(公告)号：CN105990412B

公开(公告)日：2020-09-18

申请号：CN201510553388.2

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 末代知子 ,  安原纪夫 ,  小仓常雄

IPC: H01L29/739

Abstract: 实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置在所述第1半导体区域之上；第1导电型的第3半导体区域，设置在所述第2半导体区域之上；层间绝缘膜，设置在所述第2半导体区域之上及所述第3半导体区域之上；第1电极，设置在所述第1半导体区域之下；第2电极，设置在所述层间绝缘膜之上；多个第1接触区域，在所述层间绝缘膜内朝从所述第1电极朝向所述第2电极的第1方向延伸，将所述第3半导体区域与所述第2电极电连接；多个第2接触区域，在所述层间绝缘膜内朝所述第1方向延伸，设置在相邻的所述第1接触区域之间；以及第3电极，介隔第1绝缘膜而设置在所述第2半导体区域。

公开(公告)号：CN110931555A

公开(公告)日：2020-03-27

申请号：CN201910022530.9

申请日：2019-01-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  岩鍜治阳子 ,  诹访刚史

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/36

Abstract: 半导体装置具备：半导体部，包括第一导电型的第一半导体层；第一电极，设在半导体部表面上；第二电极，设在半导体部背面上；多个控制电极，设在半导体部中，在从第一电极朝第二电极的方向上延伸；及绝缘膜，使多个控制电极与半导体部电绝缘；半导体部包括：第二导电型的第二半导体层，位于邻接的两个控制电极间，且设在第一电极与第一半导体层之间；第一导电型的第三半导体层，设在第一电极与第二半导体层之间；第二导电型的第四半导体层，设在邻接的另外两个控制电极间，且设在第一电极与第一半导体层间；第二导电型的第五半导体层，设在第一电极与第四半导体层之间；及第六半导体层，设在第四与第五半导体层之间，包含第一导电型杂质。

公开(公告)号：CN105990454A

公开(公告)日：2016-10-05

申请号：CN201510553495.5

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子

IPC: H01L29/868 ,  H01L29/06

CPC classification number: H01L29/868 ,  H01L29/0684 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/36 ,  H01L29/66136 ,  H01L29/7395 ,  H01L29/861 ,  H01L29/8613 ,  H01L29/872 ,  H01L29/06

Abstract: 实施方式的半导体装置包括：第1电极；第2电极；第1导电型的第1半导体区域，设置于所述第1电极与所述第2电极之间；第2导电型的第2半导体区域，设置于所述第1半导体区域与所述第2电极之间；第2导电型的第3半导体区域，是设置于所述第1半导体区域与所述第2电极之间且在对于从所述第1电极朝向所述第2电极的第1方向交叉的第2方向上设置于所述第2半导体区域的旁边，且所述第1半导体区域的一部分位于第3半导体区域与所述第2半导体区域之间；以及第2导电型的第4半导体区域，设置于所述第1半导体区域的所述一部分与所述第2电极之间，且杂质浓度与所述第2半导体区域的杂质浓度及所述第3半导体区域的杂质浓度不同。

公开(公告)号：CN104916672A

公开(公告)日：2015-09-16

申请号：CN201410448492.0

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/6634 ,  H01L29/66348 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7396 ,  H01L29/7813

Abstract: 本发明提供一种可靠性高的半导体装置及其制造方法。实施方式的半导体装置包括：第一电极；第二电极，其包含向第一电极侧延伸的部分；第一导电型的第一半导体层，其设置在第一电极与第二电极之间；第二导电型的第一半导体区域，其设置在第一半导体层与第二电极之间；第一导电型的第二半导体区域，其设置在第一半导体区域与第二电极之间，与所述部分接触；第三电极，其位于第一电极与所述部分之间，隔着第一绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域，且连接在所述部分；第四电极，其隔着第二绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域；以及第二导电型的第三半导体区域，其设置在第一半导体区域与第二半导体区域之间。

公开(公告)号：CN100527440C

公开(公告)日：2009-08-12

申请号：CN200610149387.2

申请日：2006-11-16

Applicant: 株式会社东芝

Inventor： 远藤幸一 ,  佐藤久美子 ,  渡边君则 ,  安原纪夫 ,  末代知子 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/0692 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/7835

Abstract: 在半导体衬底上隔着栅绝缘膜形成栅电极。以夹住该栅电极的方式在半导体衬底的表面上形成了扩散区。以电连接到扩散区上的方式在半导体衬底的表面上形成高电阻层，进而以电连接到该高电阻层上的方式在半导体衬底的表面上形成低电阻层，将漏电极连接到该低电阻层上。

公开(公告)号：CN1262016C

公开(公告)日：2006-06-28

申请号：CN01132885.1

申请日：2001-09-12

Applicant: 株式会社东芝

Inventor： 末代知子 ,  服部秀隆 ,  中川明夫

IPC: H01L29/745 ,  H01L29/78

Abstract: 为折衷关断特性和导通特性，在衬底一面上形成N型缓冲层和低注入发射极构造的P型集电极层10。N型漂移层的厚度确保耐压。在衬底另一面上形成P型基极层、N型发射极层以及P型接触层。N型低电阻层降低了结型场效应晶体管效果。发射极电极与N型发射极层以及P型接触层连接，集电极与P型集电极层连接。栅电极被形成在P型基极层表面部分的沟道区域上的栅绝缘膜上。

公开(公告)号：CN1244159C

公开(公告)日：2006-03-01

申请号：CN02146830.3

申请日：2002-10-15

Applicant: 株式会社东芝

Inventor： 末代知子 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/1095 ,  H01L29/7397

Abstract: 本发明的目的是提供一种维持较低开通阻抗且关断时开关损耗较小的绝缘栅型半导体器件。而且，提供一种维持较薄n-型基层而耐压更高的绝缘栅型半导体器件。本发明涉及的绝缘栅型半导体器件，具有第1导电型的第1基层(21)、在第1基层的表面形成的第2导电型的第2基层(14)、在第2基层的表面区域选择形成的第1导电型的源层(15)、在第1基层的表面相反侧的背面形成的第2导电型的漏层(31)、与第1基层、源层以及第2基层绝缘、在第1基层上形成使源层和第2基层间导电的沟道的栅电极(16)，为了在关断的存储期间使第1基层的过剩载流子被排出，而降低P杂质量。

公开(公告)号：CN1523677A

公开(公告)日：2004-08-25

申请号：CN200410005581.4

申请日：2004-02-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  末代知子 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/7835 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/7801

Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。

公开(公告)号：CN1347158A

公开(公告)日：2002-05-01

申请号：CN01132885.1

申请日：2001-09-12

Applicant: 株式会社东芝

Inventor： 末代知子 ,  服部秀隆 ,  中川明夫

IPC: H01L29/74 ,  H01L29/745 ,  H01L29/78

Abstract: 为折衷关断特性和导通特性,在衬底一面上形成N型缓冲层和低注入发射极构造的P型集电极层10。N型漂移层的厚度确保耐压。在衬底另一面上形成P型基极层、N型发射极层以及P型接触层。N型低电阻层降低了结型场效应晶体管效果。发射极电极与N型发射极层以及P型接触层连接,集电极与P型集电极层连接。栅电极被形成在P型基极层表面部分的沟道区域上的栅绝缘膜上。