公开(公告)号：CN113451389B

公开(公告)日：2024-05-31

申请号：CN202010877118.8

申请日：2020-08-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾 ,  藤农佑树 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。接合区域包含第1导电型的第2半导体区域及第2导电型的第3半导体区域。在与第1方向垂直的第2方向上，交替地设置有多个第2半导体区域和多个第3半导体区域。接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比第1半导体区域中的第1元素的浓度高，且比第4半导体区域中的第1元素的浓度高。或者，接合区域中的晶体缺陷的密度比第1半导体区域中的晶体缺陷的密度高，且比第4半导体区域中的晶体缺陷的密度高。

公开(公告)号：CN110854197B

公开(公告)日：2024-01-02

申请号：CN201811621023.9

申请日：2018-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生 ,  菅原秀人 ,  大田浩史

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。

公开(公告)号：CN111725182B

公开(公告)日：2023-08-22

申请号：CN201910738276.2

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生 ,  河本隆史

IPC: H01L23/552 ,  H01L29/06 ,  H01L29/423 ,  H01L29/78

Abstract: 实施方式提供一种能够降低电磁干涉噪声及开关损耗的半导体装置及其控制方法。实施方式的半导体装置具备半导体部、设置在所述半导体部的正面上的电极、和设置在所述半导体部与所述电极之间的多个沟槽型控制电极。所述半导体部包括第1导电型的第1层、第2导电型的第2层、第2导电型的第3层、第1导电型的第4层、第2导电型的第5层和第1导电型的第6层。所述第3层设置在所述第1层与所述电极之间。所述第4及第5层分别有选择地设置在所述第3层与所述电极之间。所述第4层经由所述绝缘膜面对所述控制电极中的第1控制电极，所述第5层经由所述绝缘膜面对第2控制电极。

公开(公告)号：CN105448994A

公开(公告)日：2016-03-30

申请号：CN201510095460.1

申请日：2015-03-03

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  泉泽优 ,  小野升太郎 ,  山下浩明 ,  奥畠隆嗣

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/0634 ,  H01L29/0692 ,  H01L29/1095 ,  H01L29/66348 ,  H01L29/66439 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明的实施方式提供一种可一面抑制导通电阻增加，一面提升雪崩耐量的半导体装置及其制造方法。实施方式的半导体装置包括：第1导电型的第1半导体区域、元件区域、包围元件区域的终端区域、及第2电极。元件区域包括：第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、栅极电极、及第1电极。终端区域具有第2导电型的第5半导体区域、及第2导电型的第6半导体区域。第5半导体区域是设置在第1半导体区域内。第5半导体区域是在第2方向上设置有多个。第6半导体区域是设置在第1半导体区域与第5半导体区域之间。第6半导体区域的第2导电型的杂质浓度高于第5半导体区域的第2导电型的杂质浓度。

公开(公告)号：CN105321946A

公开(公告)日：2016-02-10

申请号：CN201510098177.4

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  浦秀幸 ,  志村昌洋 ,  山下浩明

IPC: H01L27/105 ,  H01L29/36 ,  H01L29/423

Abstract: 实施方式的半导体装置包括第一半导体区域、多个第二半导体区域、多个第三半导体区域、多个第四半导体区域、第五半导体区域、以及栅极电极。第二半导体区域具有比第一半导体区域的第一导电型的杂质浓度高的第一导电型的杂质浓度。第三半导体区域包含第一部分、以及第二部分。第一部分设置在相邻的第二半导体区域之间。第一部分的第二导电型的杂质量比相邻的第二半导体区域所含有的第一导电型的杂质量大。第二部分设置在第一半导体区域中。第二部分的第二导电型的杂质量比相邻的第一半导体区域所含有的第一导电型的杂质量小。

公开(公告)号：CN103035641B

公开(公告)日：2015-11-11

申请号：CN201210313561.8

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0727 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/7803 ,  H01L29/7804 ,  H01L29/7805 ,  H01L29/7806 ,  H01L29/7808 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/868 ,  H01L29/872

Abstract: 本发明提供一种半导体装置，具有场效应型晶体管、第5半导体层、第1二极管和第2二极管，该场效应型晶体管具有：半导体基板、设在所述半导体基板内的多个第2半导体层、以及设在所述第1半导体层的另一方的表面的第6半导体层，该第5半导体层设在所述半导体基板的一方的表面侧，该第1二极管与所述第5半导体层连接，该第2二极管以与所述第1二极管逆串联的方式连接。

公开(公告)号：CN104779289A

公开(公告)日：2015-07-15

申请号：CN201410304861.9

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  浦秀幸 ,  山下浩明

IPC: H01L29/78 ,  H01L29/36 ,  H01L29/06

CPC classification number: H01L29/407 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/7813

Abstract: 本发明提供一种能够降低ON电阻的半导体装置。实施方式的半导体装置具备：第1导电类型的第1半导体层，设置于漏电极与源电极之间；第2半导体层，设置于第1半导体层与源电极之间，其第1导电类型的杂质浓度高于第1半导体层；多个第2导电类型的第3半导体层，其漏电极侧的端部处于第1半导体层，与第1半导体层以及第2半导体层相接地被设置；第2导电类型的第4半导体层，设置于第2半导体层与源电极之间；第1导电类型的第5半导体层，设置于第4半导体层与源电极之间；场板电极，在与第2半导体层之间，隔着第1绝缘膜被设置；以及栅电极，在与第4半导体层之间，隔着膜厚比第1绝缘膜薄的第2绝缘膜被设置。

公开(公告)号：CN102412298B

公开(公告)日：2015-02-25

申请号：CN201110277760.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供半导体元件及该半导体元件的制造方法，该半导体元件包括：第二半导体层，包含在沿着第一半导体层的主面的方向上交替设置的第一导电型的第一柱及第二导电型的第二柱；第一控制电极，填埋在从第二半导体层的表面向第一半导体层的方向设置的沟槽的内部；及第二控制电极，设置在第二半导体层上，且与第一控制电极相连。在除由第二控制电极覆盖的部分以外的第二半导体层的表面，设置着第二导电型的第一半导体区域，在第一半导体区域的表面，选择性地设置着与由第二控制电极覆盖的第二半导体层的表面相隔开的第一导电型的第二半导体区域。此外，与第二半导体区域相邻接的第二导电型的第三半导体区域选择性地设置在第一半导体区域的表面。

公开(公告)号：CN102403315B

公开(公告)日：2014-06-25

申请号：CN201110066839.1

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L27/04

CPC classification number: H01L29/7839 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在第一半导体层的上方；第一导电型的第三半导体层，设置在第二半导体层的上方；填充电极，隔着第一绝缘膜设置在第一沟槽内；控制电极，在第一沟槽内隔着第二绝缘膜设置在填充电极的上方；第二导电型的第四半导体层，连接于第二沟槽的下端，选择性地设置在第一半导体层内；第一主电极，与第一半导体层电连接；以及第二主电极，设置在第二沟槽内，与第二半导体层、第三半导体层、第四半导体层连接。填充电极与第二主电极或控制电极电连接，在第二沟槽的侧壁形成有由第二主电极和第一半导体层构成的肖特基结。

公开(公告)号：CN103035641A

公开(公告)日：2013-04-10

申请号：CN201210313561.8

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0727 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/7803 ,  H01L29/7804 ,  H01L29/7805 ,  H01L29/7806 ,  H01L29/7808 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/868 ,  H01L29/872

Abstract: 本发明提供一种半导体装置，具有场效应型晶体管、第5半导体层、第1二极管和第2二极管，该场效应型晶体管具有：半导体基板、设在所述半导体基板内的多个第2半导体层、以及设在所述第1半导体层的另一方的表面的第6半导体层，该第5半导体层设在所述半导体基板的一方的表面侧，该第1二极管与所述第5半导体层连接，该第2二极管以与所述第1二极管逆串联的方式连接。