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公开(公告)号：CN108336992A
公开(公告)日：2018-07-27
申请号：CN201810019058.9
申请日：2018-01-09
Applicant: 安徽大学
IPC: H03K19/0185
Abstract: 本发明公开了一种具有抗单粒子瞬态效应的缓冲器，包括：依次连接多级的反相器，所有反相器均包括三个PMOS管和三个NMOS管；其中：第一PMOS管的源端接VDD；第一PMOS管的漏端接第二PMOS管的源端和第一NMOS管的漏端，这一节点记为第一输出节点；第二PMOS管的漏端接第三PMOS管的源端和第二NMOS管的漏端；第三PMOS管的漏端接第三NMOS3管的漏端，记为第二输出节点；第一、第二与第三NMOS管的源端均接VSS；第一级反相器三个PMOS管和三个NMOS管的栅端都接输入n1；上一级反相器的第一输出节点接下一级反相器中三个PMOS管的栅端，上一级反相器的第二输出节点接下一级反相器中三个NMOS管的栅端。该缓冲器可以避免单粒子瞬态效应对整个电路的影响，从而提高稳定性。
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公开(公告)号：CN106972850A
公开(公告)日：2017-07-21
申请号：CN201710124312.7
申请日：2017-03-03
Applicant: 安徽大学
IPC: H03K19/003 , H03K19/094
CPC classification number: H03K19/00315 , H03K19/094
Abstract: 本发明公开了一种具有抗单粒子瞬态效应的反相器，包括：第一与第二PMOS管以及一个NMOS管；其中：第一PMOS管的漏极连接第二PMOS管的源极，第一PMOS管的源极接到VDD，第二PMOS管的漏极接NMOS管的漏极，NMOS管的源极接到GND，第一与第二PMOS管以及NMOS管的栅极同接Vin端作为输入端，第二PMOS管的漏极和NMOS的漏极接Vout端作为输出端；第一与第二PMOS管的宽度均为2N，N为传统反相器中PMOS管的宽度。该方案可以具有较大抗干扰能力，在外界因素的干扰下，影响较小，从而提高了稳定性。
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公开(公告)号：CN117807021B
公开(公告)日：2024-05-10
申请号：CN202410232127.X
申请日：2024-03-01
Applicant: 安徽大学
Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
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公开(公告)号：CN116386683A
公开(公告)日：2023-07-04
申请号：CN202310189290.8
申请日：2023-03-02
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C7/12 , G11C8/08 , G11C11/408 , G11C11/4094
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于翻转点补偿技术的灵敏放大器，简称为CSCSA、基于该CSCSA设计的放大电路、以及基于该CSCSA设计的芯片。本发明采用P0、N0构成一个反相器，采用P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合，利用C2、C3存储翻转电压的电压，使偏移电压得到补偿，使后续位线BL或BLB电位可以正确变化，保证了灵敏放大器的正确放大读取功能。本发明的CSCSA在失调电压指标上不落后，在功耗指标上具有一定优势。
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公开(公告)号：CN116346088A
公开(公告)日：2023-06-27
申请号：CN202310216710.7
申请日：2023-03-03
Applicant: 安徽大学
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于TFET的单边沿主从触发器，又称为TDFF，以及基于该TDFF设计的触发模块。本发明的TDFF包括12个PTFET晶体管、13个NTFET晶体管、一个反相器INV。本发明基于TFET构建触发器，没有使用传输门或传输管结构，进而避免了传输门引起的正偏P‑I‑N电流问题，而是通过中间节点和时钟信号CLK来控制数据的正确传输。本发明的CLK虽然为单相时钟，但配合TFET晶体管的电路设计，无需对CLK设置时钟反相器也能实现触发器功能。并且经过仿真测试，本发明的功耗指标低，具有较大的较大优势。
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Patent Agency Ranking
公开(公告)号：CN111883191B
公开(公告)日：2023-02-03
申请号：CN202010677211.4
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10T SRAM单元配置两个解耦合读端口以及横纵双向字线，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。
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公开(公告)号：CN110058839B
公开(公告)日：2023-02-03
申请号：CN201910217478.2
申请日：2019-03-21
Applicant: 安徽大学
IPC: G06F7/50
Abstract: 本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。
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公开(公告)号：CN110995161B
公开(公告)日：2022-10-21
申请号：CN201911250609.3
申请日：2019-12-09
Applicant: 安徽大学
IPC: H03B5/24
Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6‑BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6‑BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6‑BIT电容阵列左端G点形成一个回路，电阻R2和6‑BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。
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公开(公告)号：CN114822637A
公开(公告)日：2022-07-29
申请号：CN202210638677.2
申请日：2022-06-08
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
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公开(公告)号：CN110794909B
公开(公告)日：2021-06-04
申请号：CN201911074924.5
申请日：2019-11-05
Applicant: 安徽大学
IPC: G05F1/56
Abstract: 本发明公开了一种输出电压可调的超低功耗电压基准源电路，包括：依次连接的偏置电流模块、阈值电压差产生模块、以及输出电压调节模块；其中：所述偏置电流模块通过NMOS管实现，NMOS管的阈值电压低于设定值，且NMOS管工作在亚阈值区；所述阈值电压差产生模块，采用了NMOS管阈值电压差来产生基准电压；所述输出电压调节模块，通过宽长比调节电路降低输出的基准电压。其具有超低功耗、面积小和输出基准电压可调的优点。
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