公开(公告)号：CN102903640A

公开(公告)日：2013-01-30

申请号：CN201210407267.3

申请日：2012-10-23

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  包梦恬 ,  曹菲 ,  邵雷

IPC: H01L21/336

Abstract: 本发明提供的是一种利用牺牲层的SOI MOSFET体接触形成方法。包括在底层半导体衬底（1）上淀积隐埋SiO2层（2），在隐埋SiO2层（2）上淀积SiGe掩蔽膜（3）；第一次刻蚀露出隐埋SiO2层（2）；第二次刻蚀保留SiGe掩蔽膜（3）右侧面积大的隐埋SiO2层（2）；外延生长顶层硅膜（5）；生长栅氧化层（7），淀积多晶硅栅（8）；第三次刻蚀去除未涂胶部分的顶层硅膜（5）；第四次横向刻蚀去除保留的SiGe掩蔽膜（3a）；外延生长补全顶层硅膜（5），P+离子注入，淀积金属电极。本发明提供一种减少掩膜版使用，简化制作工艺流程，降低制作成本的利用牺牲层的SOI MOSFET体接触形成方法。

公开(公告)号：CN102637731A

公开(公告)日：2012-08-15

申请号：CN201210126292.4

申请日：2012-04-26

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  胡海帆 ,  焦文利 ,  曹菲

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/66734 ,  H01L29/7811

Abstract: 本发明提供的是一种沟槽功率MOS器件的终端结构及其制造方法。包括栅电极引出电极(101)，栅电极引出电极(101)的下方为悬浮多晶硅电极(102)，悬浮多晶硅电极(102)在厚氧化层103)内部，栅电极引出电极(101)的上方为栅电极连接金属(104)，器件有源区的源电极(105)在元胞结构的顶部，漂移区106)为N型掺杂，漏电极(107)为N型重掺杂；栅电极引出电极(101)、栅电极下部悬浮多晶硅电极102)和厚氧化层(103)组合结构起到器件终端的作用，且在相同掩膜板及相同工艺中形成。在保证器件有超低的导通电阻的同时，不影响器件的击穿电压及寄生电容，在优化了工艺制造流程的同时，降低了器件的制作成本。

公开(公告)号：CN101656269B

公开(公告)日：2012-05-09

申请号：CN200910072919.0

申请日：2009-09-18

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  程超 ,  曹菲 ,  杨晓冬

IPC: H01L29/78 ,  H01L29/38 ,  H01L29/06

Abstract: 本发明提供的是一种具有低导通电阻的沟槽DMOS器件，该沟槽DMOS晶体管单元包括第一导电类型的衬底、第一导电类型的外延层和位于其上的体区，体区具有第二导电类型；至少一个沟槽贯穿体区并延伸进入外延层；沟槽内壁衬有隔离介质层，导电电极位于沟槽中覆盖隔离介质层；第一导电类型的源区位于邻近沟槽的体区上部；它还具有位于紧邻沟槽下端的第二导电类型掺杂区，并且所述第二导电类型掺杂区被第一导电类型掺杂区包围，第一导电类型掺杂区的掺杂浓度高于外延层。本发明提供的沟槽DMOS器件相比传统沟槽DMOS器件具有更低的导通电阻，更易满足功率电子系统的应用要求。

公开(公告)号：CN101819998B

公开(公告)日：2011-11-16

申请号：CN201010159170.6

申请日：2010-04-29

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  胡海帆 ,  曹菲

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明提供的是一种具有应变硅结构的高压低功耗SOI LDMOS晶体管。包括源区(9)、体区(8)、漏区(5)、超结结构中n柱(3)、超结结构中p柱(4)、源电极(10)、漏电极(12)、栅电极(11)、埋置介质层(6)，所述超结结构中p柱(4)为与硅材料晶格不匹配的单晶材料，所述单晶材料是如Ge或SiGe使硅能够生成应变的材料，所述超结结构中n柱(3)为在超结结构中p柱(4)基础上生成的n型平行于源漏电极的横向张应变硅。本发明在不牺牲器件耐压的前提下，同时兼顾降低漏-源导通电阻的要求。本发明与常规SOI LDMOS晶体管工艺兼容，具有很强的可实施性，更易满足功率电子系统的应用要求。

公开(公告)号：CN102208456A

公开(公告)日：2011-10-05

申请号：CN201110129276.6

申请日：2011-05-18

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  李婷 ,  曹菲 ,  邵雷 ,  刘云涛

IPC: H01L29/872 ,  H01L29/06

CPC classification number: H01L29/872

Abstract: 本发明提供的是一种叠置P+-P结势垒控制肖特基二极管。包括N+衬底区(100)、N型漂移区(101)、叠置P+-P结构P+部分(102)、阳极电极(104)、阴极电极(105)、二氧化硅层(106)、肖特基接触(107)、欧姆接触(108)，还包括叠置P+-P结构P部分(103)，叠置P+-P结构P+窗口部分(102)在叠置P+-P结构P窗口部分(103)上面。本发明在形成区域叠置P+-P结构P+部分前，形成类似JBS网状的一层相互分离的区域叠置P+-P结构P部分，在不牺牲器件正向导通特性的前提下，提高结势垒肖特基二极管器件的反向耐压，同时降低输出电容。本发明具有很强的可实施性，更易满足功率电子系统的应用要求。

公开(公告)号：CN102005384A

公开(公告)日：2011-04-06

申请号：CN201010282532.0

申请日：2010-09-16

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  曹菲 ,  张密林 ,  张涛

IPC: H01L21/321

Abstract: 本发明提供的是一种铜金属化自形成阻挡层低温退火方法。铜合金膜淀积于含氧化合物介质之上得到的金属化体系，将得到的金属化体系在300-400℃的温度下退火处理，退火处理时，在金属化体系上施加10V-60V的偏压，在该偏压作用下产生由含氧化合物介质指向铜合金膜方向的电场，使铜合金膜中合金原子更容易偏析并在电场作用下向界面输运，与层间介质反应自形成扩散阻挡层。本发明在不增加工艺复杂度的情况下，有效地解决了铜金属化体系电阻率和热稳定性在退火温度方面的矛盾要求。同时，该工艺具有实施简单，与半导体器件制造工艺相兼容的特点。

公开(公告)号：CN101546767A

公开(公告)日：2009-09-30

申请号：CN200910071964.4

申请日：2009-05-07

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  杨晓冬 ,  曹菲 ,  高松松

IPC: H01L27/07 ,  H01L29/74 ,  H01L29/73 ,  H01L29/06 ,  H01L29/423

Abstract: 本发明提供的是一种可降低通态功耗的自关断晶闸管，其内部结构为：一个PNPN型半导体主晶闸管，高掺杂P型层(1)经金属层(1M)引出阳极，在高掺杂P型层(1)上依次为低掺杂N型基区层(2)和P型基区层(3)，在P型基区层(3)上为高掺杂N型层(4)经金属层(4M)引出阴极，同时在P型基区层(3)经金属层(3M)引出门极；一个PNP型半导体晶体管，高掺杂P型层(1)经金属层(1M)引出发射极，在高掺杂P型层(1)上依次为低掺杂N型基区层(2)和P型基区层(3)，在P型基区层(3)上为高掺杂P型层(5)经金属层(5M)引出集电极。PNPN型主晶闸管和PNP型晶体管部分由N－区隔离。该晶闸管结构具有较低的导通电阻，从而达到提高晶闸管的通态电流的目的。

公开(公告)号：CN101533854A

公开(公告)日：2009-09-16

申请号：CN200910071882.X

申请日：2009-04-23

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  曹菲 ,  赵旦峰 ,  葛梅

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明提供的是一种具有渐变体连接的SOI LDMOS晶体管。包括源区(40)、体区(30)、漂移区(20)、漏区(50)、源电极(400)、漏电极(500)、栅电极(60)，埋置介质层(70)具有使SOI层与衬底半导体10相连接的渐变宽度的窗口(800、810和820)。本发明所述的具有渐变体连接的SOI LDMOS晶体管，可通过优化设计埋置介质层渐变宽度的窗口宽度，使得SOI层(有源区)与衬底半导体相连接，碰撞电离产生的空穴可由衬底流出。同时，可使器件区产生的焦耳热有效地流向衬底的热沉。不仅能减小自加热效应，还可抑制浮体效应。

公开(公告)号：CN100508129C

公开(公告)日：2009-07-01

申请号：CN200610150978.1

申请日：2006-11-01

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  曹菲 ,  赵春晖

IPC: H01L21/28 ,  H01L21/3213 ,  H01L21/768

Abstract: 本发明提供了一种半导体器件铜电极的图形化方法，本发明是在半导体基底上生长扩散阻挡层，并在扩散阻挡层上生长Cu膜或Cu合金膜。将所得半导体基片在保护性气氛中退火处理，然后缓慢降至室温。在铜膜上旋涂光刻胶，经光刻工序处理后，将附有图形的待蚀腐半导体基片浸入控制在一定温度范围内的腐蚀液中腐蚀。然后，将取出的半导体基片用去离子水冲洗干净，放入剥离液中去胶，然后依次经三氯乙烯和甲醇处理。采用本发明所提供的方法操作简单、成本低廉，无需特殊工艺和特殊设备、生产效率高、适用于制造半导体器件常用的金属电极特别是Cu电极或Cu合金电极，易于推广使用。

公开(公告)号：CN102983171B

公开(公告)日：2015-10-28

申请号：CN201210532877.6

申请日：2012-12-11

Applicant: 哈尔滨工程大学

Inventor： 王颖 ,  单婵 ,  曹菲 ,  胡海帆

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/10 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供的是一种垂直无结环栅MOSFET器件的结构及其制造方法。包括底层n型硅晶圆衬底101，漏区111位于器件的最低端；在衬底101上外延生长漏扩展区106，沟道区107，和源区108，栅氧化层109包围整个沟道区107，在栅氧化层109上淀积多晶硅栅110。所述漏扩展区106、沟道区107、源区108和漏区111的掺杂类型与浓度相同，均为n+掺杂，掺杂浓度为1×1019～8×1019cm-3；所述多晶硅栅110为p+掺杂，掺杂浓度为5×1019cm-3。本发明提供一种有效抑制短沟道效应的作用的垂直无结环栅MOSFET结构，还提供一种可以简化工艺流程，灵活控制栅长和硅体区厚度的垂直无结环栅MOSFET的制造方法。