公开(公告)号：CN104037226B

公开(公告)日：2017-06-06

申请号：CN201310236958.6

申请日：2013-06-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾祥仁 ,  江庭玮 ,  陈威宇 ,  杨国男 ,  宋明相 ,  郭大鹏

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/283 ,  H01L21/30604 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823814 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/41758 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/7835 ,  H01L29/785

Abstract: 本发明实施例为一种半导体器件、一种FinFET器件以及一种形成FinFET器件的方法。一种实施例为一种半导体器件，包括在衬底上方延伸的第一半导体鳍、在第一半导体鳍上的第一源极区以及在第一半导体鳍上的第一漏极区。第一源极区具有第一宽度并且第一漏极区具有与第一宽度不同的第二宽度。本发明还公开了一种具有非对称源极/漏极结构的FinFET及其制造方法。

公开(公告)号：CN102682154A

公开(公告)日：2012-09-19

申请号：CN201210063784.3

申请日：2012-03-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  田丽钧 ,  林学仕 ,  黄美惠

IPC: G06F17/50

CPC classification number: G06F17/5068 ,  G06F17/505 ,  G06F2217/72

Abstract: 一种设计集成电路的方法包括：限定出覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个的至少一个伪层，第二金属层设置在第一金属层上方，集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。本发明还提供了一种设计集成电路的系统和方法。

公开(公告)号：CN101740568B

公开(公告)日：2012-06-27

申请号：CN200910134052.7

申请日：2009-04-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯永清 ,  郭大鹏 ,  庄学理 ,  卡罗斯·迪雅兹 ,  鲁立忠 ,  田丽钧 ,  罗明健 ,  张志强 ,  戴春晖 ,  李芳松

IPC: H01L27/07 ,  H01L27/088

CPC classification number: H01L27/0207 ,  H01L21/823418 ,  H01L21/823481

Abstract: 本发明提供一种集成电路。上述集成电路包括一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。上述场效应晶体管(FET)包括一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极。上述隔离结构包括一隔离栅极设置于邻接该第一漏极；以及一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。本发明可以很好地保证元件的有源区域的连续性。

公开(公告)号：CN101740568A

公开(公告)日：2010-06-16

申请号：CN200910134052.7

申请日：2009-04-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯永清 ,  郭大鹏 ,  庄学理 ,  卡罗斯·迪雅兹 ,  鲁立忠 ,  田丽钧 ,  罗明健 ,  张志强 ,  戴春晖 ,  李芳松

IPC: H01L27/07 ,  H01L27/088

CPC classification number: H01L27/0207 ,  H01L21/823418 ,  H01L21/823481

Abstract: 本发明提供一种集成电路。上述集成电路包括一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。上述场效应晶体管(FET)包括一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极。上述隔离结构包括一隔离栅极设置于邻接该第一漏极；以及一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。本发明可以很好地保证元件的有源区域的连续性。

公开(公告)号：CN101714557A

公开(公告)日：2010-05-26

申请号：CN200910178122.9

申请日：2009-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯永清 ,  鲁立忠 ,  郭大鹏 ,  田丽钧 ,  李秉中 ,  戴春晖 ,  陈淑敏

IPC: H01L27/092 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L27/0207 ,  H01L27/11807

Abstract: 一种集成电路结构包括：半导体衬底；位于半导体衬底中的第一有源区；位于半导体衬底中并具有和所述第一有源区相反导电类型的第二有源区。栅极带位于第一有源区和第二有源区上方，并与所述第一有源区和所述第二有源区分别形成第一金属氧化物半导体器件和第二金属氧化物半导体器件。第一间隔条位于所述半导体衬底中并连接到所述第一有源区上。至少部分的所述第一间隔条与部分的所述第一有源区相邻并分离开。第二间隔条位于所述半导体衬底中并连接到所述第二有源区上。至少部分的所述第二间隔条与部分的所述第二有源区相邻并分离开。

公开(公告)号：CN106876382B

公开(公告)日：2019-11-05

申请号：CN201610942278.X

申请日：2016-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  林明贤

IPC: H01L27/02 ,  H01L23/528

Abstract: 一种集成电路，包括一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，且上述第二导体电性连接至上述第一导体；一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向以及位在上述第二导体之上；一第一介层窗，连接上述第一及第三导体；以及一第二介层窗，连接上述第二及第三导体。

公开(公告)号：CN106601742B

公开(公告)日：2019-09-24

申请号：CN201610719405.X

申请日：2016-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  让-皮埃尔·科林格

IPC: H01L27/11 ,  G11C11/413

Abstract: 提供了一种静态随机存取存储器(SRAM)。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反相器和位线之间的第一传输门晶体管和连接在第二反相器和互补位线之间的第二传输门晶体管。位单元分成多个顶部层单元和多个底部层单元，并且底部层单元的每个设置在单独的顶部层单元下面。顶部层单元的第一反相器设置在衬底内的对应的底部层单元的第二反相器上，并且顶部层单元的第二反相器设置在衬底内的对应的底部层单元的第一反相器上。本发明实施例涉及具有堆叠的位单元的静态随机存取存储器。

公开(公告)号：CN105097820B

公开(公告)日：2018-05-25

申请号：CN201510249902.3

申请日：2015-05-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  郭大鹏 ,  卡洛斯·H.·迪亚兹

IPC: H01L27/11582 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11521 ,  H01L27/11565 ,  H01L29/792 ,  H01L29/788

CPC classification number: H01L29/7889 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11582 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42324 ,  H01L29/42376 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/775 ,  H01L29/7883 ,  H01L29/7926

Abstract: 本发明提供了存储器件及其制造方法。器件包括衬底上方的纳米线，其中纳米线包括：第一漏极/源极区，位于衬底上方；沟道区，位于第一漏极/源极区上方；第二漏极/源极区，位于沟道区上方；高k介电层和控制栅极层，围绕沟道区的下部；以及隧穿层和环形浮置栅极层，围绕沟道区的上部。

公开(公告)号：CN106158867A

公开(公告)日：2016-11-23

申请号：CN201510736354.7

申请日：2015-11-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  郭大鹏

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L21/02595 ,  H01L21/26513 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/5226 ,  H01L27/0688 ,  H01L27/1108 ,  H01L29/04 ,  H01L29/0676 ,  H01L29/41741 ,  H01L29/45 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827 ,  H01L27/1116

Abstract: 本发明提供了半导体器件及其制造方法。SRAM单元包括堆叠在第一垂直下拉晶体管上方的第一垂直上拉晶体管，并且堆叠在第二垂直下拉晶体管上方的第二垂直上拉晶体管。第一垂直上拉晶体管和第一垂直下拉晶体管的栅极通过第一通孔连接，同时所述第二垂直上拉晶体管和所述第二垂直下拉晶体管的栅极通过第二通孔连接。第一垂直上拉晶体管和第一垂直传输栅极晶体管的漏极通过第一导电迹线连接，而所述第二垂直上拉晶体管和所述第二垂直传输栅极晶体管的漏极通过第二导电迹线连接。第一垂直上拉晶体管的栅极通过第三通孔连接至第二导电迹线，而所述第二垂直上拉晶体管的栅极通过第四通孔连接至第一导电迹线。

公开(公告)号：CN105322015A

公开(公告)日：2016-02-10

申请号：CN201510025708.7

申请日：2015-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  郭大鹏 ,  卡洛斯·H.·迪亚兹

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/49 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/42392 ,  H01L21/26586 ,  H01L21/28088 ,  H01L21/28114 ,  H01L21/28273 ,  H01L27/1214 ,  H01L29/0676 ,  H01L29/42324 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/66742 ,  H01L29/66825 ,  H01L29/78642 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/7889

Abstract: 一种装置包括具有沟道区的纳米线、围绕沟道区的下部的栅极结构，其中，栅极结构包括具有垂直部分和水平部分的第一介电层、位于第一介电层上方并且包括垂直部分和水平部分的第一功函金属层以及位于第一功函金属层上方的低电阻率金属层，其中，低电阻率金属层的边缘和第一功函金属层的垂直部分的边缘通过介电区分隔开，并且低电阻率金属层通过第一功函金属层的水平部分电连接至第一功函金属层的垂直部分。本发明涉及栅极结构及其制造方法。