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公开(公告)号：CN113946368B
公开(公告)日：2024-04-30
申请号：CN202111275421.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。
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公开(公告)号：CN110798205B
公开(公告)日：2023-02-07
申请号：CN201911114801.X
申请日：2019-11-14
Applicant: 西安微电子技术研究所
IPC: H03K21/40
Abstract: 本发明公开了一种正交编码脉冲信号的零位检测方法及系统，通过将输入信号转换为计数方向信号、计数脉冲信号和零位脉冲信号，根据检测到的第一个零位脉冲信号确定初始零位，将初始零位发生时的正交编码脉脉冲信号的沿变信息、位置计数值和计数方向信号生成历史记录表，根据发生反向变化时的位置计数值进行反向预测得到预测零位信号信息，如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息一致，则反向后的零位点；如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息不一致，则以反向后的正交编码脉冲信号的零位信号信息为初始零位，本发明能够实现正交脉冲信号的自适应零位检测，有效提高电机控制系统的控制精度。
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公开(公告)号：CN109308283B
公开(公告)日：2022-11-22
申请号：CN201811013046.1
申请日：2018-08-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种SoC片上系统及其外设总线切换方法，包括，AHB总线，APB总线，DSP EMIF接口，DSP地址译码逻辑，数据交互单元，EMIF‑AHB/APB总线桥电路，AHB从机，APB从机，总线切换控制器；所述DSP地址译码逻辑通过EMIF接口的访问地址将DSP对片内的访问分别传递给总线切换控制器、数据交互单元和EMIF‑AHB/APB总线桥电路。本发明实现了芯片与片外RISC处理器的直接通讯，提高数据通讯效率。相比于通过数据交互RAM访问控制片上外设，具有较高的访问效率。同时，片上处理器核和片外的DSP形成片上外设的双主机机制，使得系统具有了更高的可靠性。
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Patent Agency Ranking
公开(公告)号：CN113946479A
公开(公告)日：2022-01-18
申请号：CN202111275747.4
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: G06F11/22 , G06F11/263 , G06F30/34
Abstract: 本发明公开了一种基于RISC‑V调试协议的Trigger链长度限制结构及其方法，定义Trigger序列中Trigger数量为n，n≥1，将Trigger按顺序编号为1、2、…，n，Trigger链长度上限为m，1≤m≤n；定义D触发器Trigger_i_chain为编号i的Trigger的链配置信号寄存器，输出为链配置信号chain_i，表示Trigger是否与后继Trigger相链接，为高电平表示该Trigger与后继Trigger链接有效，为低电平表示Trigger与后继Trigger链接无效。本发明实现方法明确，逻辑简单，信号延迟低。
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公开(公告)号：CN113946368A
公开(公告)日：2022-01-18
申请号：CN202111275421.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。
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公开(公告)号：CN111324383A
公开(公告)日：2020-06-23
申请号：CN202010131301.3
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于RISC-V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。
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公开(公告)号：CN111275180A
公开(公告)日：2020-06-12
申请号：CN202010130325.7
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
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公开(公告)号：CN108763148A
公开(公告)日：2018-11-06
申请号：CN201810549646.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
CPC classification number: G06F15/7807 , G06F15/7817
Abstract: 本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。
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