一种芯片的封装方法、一种芯片及电子器件

    公开(公告)号:CN113394114A

    公开(公告)日:2021-09-14

    申请号:CN202010164755.0

    申请日:2020-03-11

    Abstract: 本申请涉及智能功率模块技术领域,公开了一种芯片的封装方法、一种芯片及电子器件,封装方法包括:提供已切割的晶圆以制备功率半导体芯片,功率半导体芯片包括栅极、第一发射极和第二发射极;在栅极和第一发射极表面贴附高温胶膜;将功率半导体芯片安装于电子封装基板上;将电子封装基板与导线框架进行组装,实现各部件之间的电连接;在导线框架上安装驱动控制芯片,并实现电连接;去除高温胶膜;实现驱动控制芯片的驱动电极与栅极的连接、以及第一发射极与导线框架的连接;进行塑封、后固化、去胶、电镀以及切筋。本申请公开的封装方法,够防止导线框架与芯片结合过程中产生的污染栅极问题,增强了栅极焊线的可靠性。

    一种DBC基板框架结构及其成型治具、成型方法

    公开(公告)号:CN113284871A

    公开(公告)日:2021-08-20

    申请号:CN202010102198.X

    申请日:2020-02-19

    Inventor: 杨景城 史波 肖婷

    Abstract: 本发明涉及DBC基板封装技术领域,提出了一种DBC基板框架结构,包括基板,所述基板上方设置有相互正对的第一侧框架与第二侧框架,第一侧框架连接固定在所述基板上,基板倾斜设置且倾斜方向为沿所述第二侧框架到所述第一侧框架方向斜向上,用于补偿封装过程中所述第一侧框架挤压导致所述基板翘起;还提出了一种DBC基板框架结构的成型治具,包括基座和设置在所述基座上的成型腔,成型腔用于制造上述的DBC基板框架结构;还提出了一种DBC基板框架结构的成型方法,其采用了上述成型治具。本发明具有封装成功率高、封装成本低和加工效率高的优点。

    功率器件、电力电子设备及功率器件的制作方法

    公开(公告)号:CN113035947A

    公开(公告)日:2021-06-25

    申请号:CN201911343001.5

    申请日:2019-12-24

    Inventor: 栾宁 史波 肖婷

    Abstract: 本公开涉及一种功率器件、电力电子设备及功率器件的制作方法。功率器件包括:N型半导体衬底;P型阱层,位于N型半导体衬底的前侧;N型发射层,位于P型阱层的前侧;沟槽,穿过N型发射层和P型阱层并延伸至N型半导体衬底的内部;栅结构,填充于沟槽内,包括第一部分和第二部分,第一部分更加靠近沟槽的底壁,第一部分的材料包括绝缘氧化物,第二部分的材料包括掺杂多晶硅;第一介质层,覆于沟槽的侧壁,将第二部分与P型阱层间隔,及将第二部分与N型发射层间隔。

    一种绝缘栅结构及其制造方法以及功率器件

    公开(公告)号:CN112490283A

    公开(公告)日:2021-03-12

    申请号:CN201910860978.8

    申请日:2019-09-11

    Abstract: 本发明提供了一种绝缘栅结构,涉及功率半导体领域。包括绝缘部和第一介质,绝缘部具有一端开口的容纳槽,第一介质设置于容纳槽内;绝缘部包括相互连接的第一绝缘壁和第二绝缘壁,第一绝缘壁靠近开口,第一绝缘壁的厚度小于第二绝缘壁的厚度。由于增大了第二绝缘壁的厚度,使得绝缘部的整体平均厚度增加,从而降低了绝缘栅结构的栅极电容。在工作时,离子层组提供的电压只需在第一绝缘壁处形成反型层,即可使功率器件正常工作,而由于第一绝缘壁的厚度较薄,故而离子层组不需要提供过高的开启电压,从而较小了功率器件的能耗。由此可见,本发明提供的绝缘栅结构,在降低了绝缘栅结构的栅极电容的同时,避免了功率器件的能耗过高的问题。

    一种功率半导体器件及其制作方法

    公开(公告)号:CN112447679A

    公开(公告)日:2021-03-05

    申请号:CN201910818893.3

    申请日:2019-08-30

    Abstract: 本申请涉及半导体技术领域,公开了一种功率半导体器件及其制作方法,功率半导体器件包括:栅极结构和多个元胞结构;栅极结构包括电阻区和接线区,接线区设有连接金属层,元胞结构的栅极与接线区的连接金属层电连接;电阻区包括电阻走线、和沿电阻走线的延伸方向分布的多个连接焊盘,每一个连接焊盘与电阻走线电连接,以将电阻走线分隔为相互串联的多段电阻。本申请公开的功率半导体器件,将外部电阻集成到栅极结构上,从而降低IGBT和MOSFET器件栅极的电压操控难度,提高精准性。

    一种功率器件衬底背面处理方法及功率器件制备方法

    公开(公告)号:CN112185803A

    公开(公告)日:2021-01-05

    申请号:CN201910589464.3

    申请日:2019-07-02

    Abstract: 本发明涉及半导体芯片技术领域,特别涉及一种功率器件衬底背面处理方法及功率器件制备方法。包括:对衬底的背面进行减薄处理;在衬底的背面形成金属层;在金属层上淀积形成钨结构层。上述衬底背面处理方法采用具有强覆盖力的钨淀积在衬底背面,有效改善了衬底背面的不平整结构,方便功率器件的封装贴片;并且,钨材料具有导电性优良、化学性质稳定、耐热性强和膨胀系数小的特点,在实现基本的导电功能同时能够降低衬底氧化风险,保证衬底结构不易变形,进一步提高封装良率。

    功率半导体器件、其终端结构、掩膜版和制备方法

    公开(公告)号:CN110534556B

    公开(公告)日:2020-11-17

    申请号:CN201910668260.9

    申请日:2019-07-23

    Abstract: 本发明涉及一种功率半导体器件、其终端结构、掩膜版和制备方法,所述功率半导体器件设有主结,所述终端结构包括终端区,所述终端区包括多个依次环绕于所述主结之外的场限环;所述场限环包括第一传导类型的半导体离子,在远离所述主结的方向上,多个所述场限环的第一传导类型的半导体离子的掺杂浓度依次递减。通过将多个场限环内的第一传导类型的半导体离子的浓度设计为沿远离所述主结的方向依次递减,可以使半导体器件的耐压更加稳定,而且整个终端结构所占的面积大大减小,提高了生产效率,避免了半导体材料的浪费;而且呈一定梯度的离子浓度变化,还有效缓解了电场集中现象,提高了功率器件的反向阻断能力。

    沟槽型功率器件及其形成方法
    28.
    发明公开

    公开(公告)号:CN111261702A

    公开(公告)日:2020-06-09

    申请号:CN201811467502.X

    申请日:2018-12-03

    Abstract: 本发明公开了一种沟槽型功率器件及其形成方法,该器件包括有若干个元胞,每个所述元胞包括:元胞沟槽、形成于所述元胞沟槽侧壁上的多晶硅层、以及填充在所述元胞沟槽内的填充金属层;其中,所述填充金属层、所述多晶硅层、以及所述元胞沟槽的内壁之间分别绝缘设置。通过在元胞沟槽的侧壁上形成多晶硅(栅),形成多晶硅-填充金属层-多晶硅的复合结构,有利于改善器件使用过程中的Cgc反向电容,改善芯片开关特性,同时能降低开关损耗。

    一种IGBT的制作方法
    29.
    发明公开

    公开(公告)号:CN111243952A

    公开(公告)日:2020-06-05

    申请号:CN202010062843.X

    申请日:2020-01-19

    Inventor: 郭依腾 史波 肖婷

    Abstract: 本发明提供了一种IGBT的制作方法。该制作方法包括:步骤S1,在晶圆基片的正面上设置硬掩膜层;步骤S2,在硬掩膜层的保护下对晶圆基片进行图形化处理,得到多个沿第一方向排列的沟槽;步骤S3,在沟槽中设置沟槽栅结构,沟槽栅结构的裸露表面与硬掩膜层的顶表面在同一平面上;步骤S4,去除硬掩膜层,使沟槽栅结构突出于晶圆基片的表面;步骤S5,在沟槽栅结构周围的晶圆基片中形成P阱区;步骤S6,对晶圆基片进行单边或双边的N型离子倾斜注入,利用沟槽栅结构的遮挡效应在P阱区中形成位于沟槽栅结构一侧或两侧的N+发射极,N型离子倾斜注入的注入方向与第一方向的夹角θ为锐角或钝角。避免了改版、简化了工艺、节约了成本。

    FRD芯片的终端结构、其制备方法及具有其的FRD芯片

    公开(公告)号:CN106856207B

    公开(公告)日:2020-02-11

    申请号:CN201611076971.X

    申请日:2016-11-28

    Inventor: 何昌 肖婷 包海涛

    Abstract: 本发明提供了一种FRD芯片的终端结构、其制备方法及具有其的FRD芯片。该FRD芯片具有衬底和设置在衬底上的外延片,FRD芯片包括终端结构和有源结构,终端结构围绕FRD芯片的有源结构设置在外延片中,衬底向外延片延伸的方向为深度方向,终端结构包括:终端耐压环数量为一个,设置在外延片中;终端截止环设置在终端耐压环的远离有源结构的一侧的外延片中,其中衬底、外延片和终端截止环的掺杂离子类型相同,终端耐压环和外延片的掺杂离子为反型离子。将终端耐压环设置为一个,使得终端结构相对于现有技术中分压环的方案所占面积大大减小且该终端耐压环起到足够的耐压性能,因此,提高了芯片的导电能力且减小了制作终端耐压环的成本。

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