公开(公告)号：CN102339861A

公开(公告)日：2012-02-01

申请号：CN201110113071.9

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/66734

Abstract: 本发明的实施方式的半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。

公开(公告)号：CN110890419B

公开(公告)日：2024-02-02

申请号：CN201910018675.1

申请日：2019-01-09

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一条尚生 ,  小野升太郎 ,  山下浩明

IPC: H01L29/41 ,  H01L29/78

Abstract: 一种半导体装置具备：包括第1导电型的第1半导体层的半导体部；设置在半导体部上的第1电极；被第1电极包围的第2电极；被第2电极包围的第3电极。半导体部还包括：选择性设置在第1半导体层与第1电极之间的第2导电型的第2半导体层；选择性设置在第2半导体层与第1电极之间的第1导电型的第3半导体层；具有设置在第1半导体层与第2电极及第3电极间的主部和设置在第1半导体层与第1电极间的外缘部的第2导电型的第4半导体层；选择性设置在第4半导体层中并具有与第1电极电连接的部分的第1导电型的第5半导体层；以及，具备设置在第4半导体层中的与第5半导体部分离的位置且与第3电极电连接的部分的第1导电型的第6半导体层。

公开(公告)号：CN110911471A

公开(公告)日：2020-03-24

申请号：CN201910121475.9

申请日：2019-02-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小野升太郎 ,  菅原秀人 ,  大田浩史 ,  一条尚生 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明的半导体装置具有：第1电极；第1导电型的第1半导体区域；第2半导体区域，设于第1半导体区域的一部分上。第3半导体区域，设于第1半导体区域的其它的一部分上，在第2方向上和第2半导体区域的至少一部分并列。第4半导体区域，设于第1与第3半导体区域间的至少一部分。第5半导体区域设于第1与第4半导体区域间，其中的第1导电型杂质浓度低于第4半导体区域。第6半导体区域设于第3半导体区域上，其中的第2导电型杂质浓度高于第3半导体区域。第7半导体区域选择性地设于第6半导体区域上。栅极电极，隔着栅极绝缘层与第2、第6及第7半导体区域对置。第2电极，设于第6及第7半导体区域上，与第6及第7半导体区域电连接。

公开(公告)号：CN110854197A

公开(公告)日：2020-02-28

申请号：CN201811621023.9

申请日：2018-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下浩明 ,  小野升太郎 ,  一条尚生 ,  菅原秀人 ,  大田浩史

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。

公开(公告)号：CN105990438A

公开(公告)日：2016-10-05

申请号：CN201510553436.8

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  志村昌洋

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/41

CPC classification number: H01L29/0634 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/7397 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/41

Abstract: 实施方式的半导体装置具有第一导电型的第一半导体层、第二导电型的多个第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、栅极电极、绝缘层、以及第一电极。第一半导体层具有多个第一半导体区域。各个第二半导体区域设置在第一半导体区域彼此之间。第三半导体区域设置在第二半导体区域上。第四半导体区域设置在第三半导体区域上。绝缘层设置在栅极电极与第三半导体区域之间。第一电极具有第一部分与第二部分。第一部分连接于第一半导体区域。第二部分相对于第一部分设置在第四半导体区域侧。第一电极设置在第一半导体区域上及第二半导体区域上。第一电极设置在第四半导体区域的周围。

公开(公告)号：CN105990435A

公开(公告)日：2016-10-05

申请号：CN201510100342.5

申请日：2015-03-06

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  泉泽优

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/0634 ,  H01L29/0692 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明的实施方式提供一种能够降低终端区域中的半导体区域表面的电场的半导体装置。实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。第二半导体区域设置在第一半导体区域内。元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。终端区域具有第一电极。终端区域包围元件区域。第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。

公开(公告)号：CN103515438B

公开(公告)日：2016-05-11

申请号：CN201210461390.3

申请日：2012-11-16

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  大田浩史 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L23/552 ,  H01L23/58 ,  H01L23/60 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/405 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。

公开(公告)号：CN103325827B

公开(公告)日：2016-02-17

申请号：CN201210313334.5

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L21/02697 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7802 ,  H01L29/7813

Abstract: 提供能够减少导通电阻且保持高耐压的半导体装置。半导体装置具备：半导体基板；和多个栅电极，包括在与半导体基板平行的面内沿第一方向延伸的部分。半导体基板具有：第一导电型的第一半导体层；第二半导体层，设置在第一半导体层上，包括在与半导体基板平行的面内沿着相对于第一方向和与第一方向正交的第二方向交叉的第三方向延伸、并且相互邻接地交替配置的多个第一导电型的第一柱及第二导电型的第二柱；第二导电型的第三半导体层，设置在第二半导体层上的包含栅电极的正下方区域间的区域，从上方观察时其边缘位于栅电极正下方区域；和第一导电型的第四半导体层，设置在第三半导体层的正上方区域内，从上方观察时其边缘位于栅电极正下方区域。

公开(公告)号：CN103325774A

公开(公告)日：2013-09-25

申请号：CN201210318616.4

申请日：2012-08-31

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉泽优 ,  大田浩史 ,  山下浩明

IPC: H01L25/07 ,  H01L25/18 ,  H01L23/48

CPC classification number: H01L29/407 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 实施例的电力用半导体装置包括设置有MOSFET元件的元件部、以及设置在元件部的周围的终端部，具有分别设置在半导体基板的相互平行的多个板状区域内的柱层，该电力用半导体装置具备多个第1沟槽以及第1绝缘膜。多个第1沟槽分别设置在从所述MOSFET元件的源极电极露出的所述终端部的所述半导体基板中的所述板状的区域的两端部之间。所述第1绝缘膜设置在各个所述第1沟槽的侧面以及底面。

公开(公告)号：CN102694010A

公开(公告)日：2012-09-26

申请号：CN201210069986.9

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/06

CPC classification number: H01L29/66666 ,  B82Y10/00 ,  H01L29/0634 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/66977 ,  H01L29/7828

Abstract: 一种半导体元件，包括：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在上述第1半导体层上；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第1半导体层的第1沟槽内；含有SixGe1-x或SixGeyC1-x-y的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第1半导体层且隔着上述第2半导体层与上述第1沟槽邻接的第2沟槽内；第1主电极，与上述第1半导体层连接；以及第2主电极，与上述第3半导体层连接。上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度。