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公开(公告)号：CN110690991B
公开(公告)日：2021-03-19
申请号：CN201910852825.9
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 一种基于逻辑树的无阻塞网络归约计算装置，属于硬件集成电路技术领域。装置包括网络包接收模块，用于接收缓存网络上传输的归约数据包，并发送给网络包匹配模块；网络包匹配模块，用于将归约数据包的控制信息与集合消息状态记录进行匹配，匹配成功后，发送归约数据包给归约计算模块并触发归约计算模块启动计算；归约计算模块，用于进行本地归约计算和网络归约计算；网络发包模块，用于发送计算结束后的归约计算结果给归约通信指示对象。方法采用上述装置实现。本发明能够自动完成归约通信过程中的集合ID匹配，归约数据计算、归约结果发送等功能，能加速集合归约通信处理，降低集合归约通信对处理器CPU的打扰，提高集合归约通信性能。
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公开(公告)号：CN110719193B
公开(公告)日：2021-02-02
申请号：CN201910862750.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H04L12/24 , H04L12/707
Abstract: 一种面向高性能计算的高可靠泛树网络拓扑方法及结构，属于高性能计算机网络技术领域。本发明的方法包括：利用多端口的路由器交换芯片，构建多层胖树网络结构；根据需要，对同一层的路由器交换芯片进行端口直连。本发明的结构包括由多个多端口的路由器构建的多层胖树网络结构，至少一层上的多个路由器的交换芯片端口直连。本发明能够有效避免普通树形网络下行路径无法容错的问题，从而提升网络的可靠性。
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公开(公告)号：CN102880770A
公开(公告)日：2013-01-16
申请号：CN201210420775.5
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 一种基于宏指令队列的CPU访存序列仿真模型，包括：指令缓冲模块，其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的指令缓冲，发出的指令利用冗余域携带有所在指令缓冲的缓冲号，以便根据响应原样返回的该指令缓冲号进行正确性检查；二级Cache和淘汰缓冲模块，用于模拟二级Cache和淘汰缓冲的操作，并对二次请求和响应的合法性进行检查；二次请求处理模块，用于模拟对二次请求的处理功能，接收二次请求，并返回相应类型的应答；流控模块，用于模拟一次请求队列和响应队列的流控功能；指令调度模块，用于从多个指令缓冲中调度一个指令执行；指令译码模块，用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。
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公开(公告)号：CN110677220B
公开(公告)日：2022-06-14
申请号：CN201910846462.8
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及高速互连网络中远程主存访问协议技术领域，具体为一种基于多轨冗余应答的RDMA消息机制及其实现装置。一种基于多轨冗余应答的RDMA消息机制，包括1）消息发起方采用多消息并行拆分，不同消息的数据包之间、相同消息的数据包之间均乱序发送上网；2）消息的每一个请求包均设置编码信息，消息接收方根据编码信息进行数据量计数；3）每一请求包的接收不产生响应包，当消息的最后一个请求包接收完成时产生响应包并返回给消息发起方，消息发起方自行产生消息完成通知；4）消息的响应包以复制多份的方式通过多个网络通道发送。本申请提出的RDMA消息机制采用消息级多轨冗余应答，确保消息可靠传输的同时又减少应答包的数量，提升了网络传输的效率。
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Patent Agency Ranking
公开(公告)号：CN113315664A
公开(公告)日：2021-08-27
申请号：CN202110665267.2
申请日：2021-06-16
Applicant: 无锡江南计算技术研究所
IPC: H04L12/24
Abstract: 本发明为一种消息处理芯片验证方法，包括以下步骤：S1：集中整合网络模型的节点资源，利用悬挂和条目进行节点消息的仿真；S2：给网络模型设置与待验证芯片端口数量相同的模拟端口数；S3：配置消息引擎，为不同类型的消息分配不同的悬挂，悬挂中的不同条目代表不同节点的不同消息；S4：模拟消息发送；S5：模拟消息接收。本发明的优点是：能够按照复杂网络接口芯片的验证要求，灵活高效地生成需要的消息序列，可以达到包级调控，支持多种类、高并发的验证需求，实现网络接口芯片较为完备的验证。系统在运行过程中，占用计算资源少，用时较短，能够提高网络接口芯片的验证效率。
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公开(公告)号：CN110728108A
公开(公告)日：2020-01-24
申请号：CN201910859467.4
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392 , G06F30/398
Abstract: 本发明提供一种超高速SerDes电路系统参数配置方法，涉及电路设计技术领域，该方法包括以下步骤：S1：提出封装上印制线和盲埋孔S参数；S2：提取出印制线S参数；S3：搭建过孔模型，仿真出S参数；S4：获取高速连接器S参数模型和SerDes IBIS-AMI模型；S5：搭建传输通道与SerDes仿真模型，仿真扫描出该传输通道在不同参数下的RX端眼图大小；S6：记录眼图最佳的参数组合，该参数组合即为适用于该传输通道的最佳参数。本发明一种超高速SerDes电路系统参数配置方法可以解决SerDes电路可配置参数组合过多的问题，获取封装、PCB、过孔等版图与结构，搭建传输通道模型，联合SerDes IBIS-AMI模型仿真，通过参数扫描得到对应传输通道下最优的参数组合，支持高速信号的稳定传输。
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公开(公告)号：CN110677220A
公开(公告)日：2020-01-10
申请号：CN201910846462.8
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: H04L1/16 , H04L1/22 , H04L12/801
Abstract: 本发明涉及高速互连网络中远程主存访问协议技术领域，具体为一种基于多轨冗余应答的RDMA消息机制及其实现装置。一种基于多轨冗余应答的RDMA消息机制，包括1）消息发起方采用多消息并行拆分，不同消息的数据包之间、相同消息的数据包之间均乱序发送上网；2）消息的每一个请求包均设置编码信息，消息接收方根据编码信息进行数据量计数；3）每一请求包的接收不产生响应包，当消息的最后一个请求包接收完成时产生响应包并返回给消息发起方，消息发起方自行产生消息完成通知；4）消息的响应包以复制多份的方式通过多个网络通道发送。本申请提出的RDMA消息机制采用消息级多轨冗余应答，确保消息可靠传输的同时又减少应答包的数量，提升了网络传输的效率。
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公开(公告)号：CN102014111B
公开(公告)日：2013-09-18
申请号：CN200910195309.X
申请日：2009-09-04
Applicant: 无锡江南计算技术研究所
IPC: H04L29/06
Abstract: 一种数据传输方法、消息引擎、通信节点及网络系统。所述数据传输方法包括：将对应一项数据传输的消息拆分成多个读请求和多个写请求，每i(i＞1)个读请求对应一个写请求；按所述消息的请求顺序发送读请求；在写请求对应的i个读请求的响应都返回后，发送该写请求；在所述消息中的所有写请求的响应返回后，发送所述消息的回答字。需要特别强调的是，读响应和写结束的返回都是乱序的。所述数据传输方法、消息引擎、通信节点及网络系统可以显著提高消息处理的吞吐率和链路的利用率。
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