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公开(公告)号：CN112071344A
公开(公告)日：2020-12-11
申请号：CN202010910710.3
申请日：2020-09-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种用于提高内存内计算线性度和一致性的电路，包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；电流镜模块与所述缓冲器模块相连接；利用电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像单元的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果。上述电路能够实现高线性度和高一致性的内存内计算，从而极大提高了内存内计算的实用性。
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公开(公告)号：CN111969993A
公开(公告)日：2020-11-20
申请号：CN202010758947.4
申请日：2020-07-31
Applicant: 安徽大学
IPC: H03K19/0175 , G06N3/04 , G06N3/063
Abstract: 本发明公开了一种CCSA与Sigmoid激活函数复用电路结构，在CCSA电路结构的基础上增加了三个PMOS晶体管，晶体管N1的栅极固定接电源地(VSS)，N0和N2的栅极分别接控制信号(SW1、SW2)，通过控制信号将复用电路在CCSA电路与Sigmoid激活函数电路之间进行切换，即：当SW1高电平，SW2为低电平时，复用电路为CCSA电路；当SW1低电平，SW2为高电平时，复用电路为Sigmoid激活函数电路。该电路结构简单，运算速度快，并且极大的降低了芯片的面积。
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公开(公告)号：CN111883192A
公开(公告)日：2020-11-03
申请号：CN202010698812.3
申请日：2020-07-20
Applicant: 安徽大学
Abstract: 本发明公开了一种基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM单元，先将目标二进制数据存储到N行N列内存单元中，再将与之比较的N位二进制数据输入到字线信号WL或位线BL、BLB中，通过脉冲调制信号实现外部数据与存储器内的多列或多行数据的汉明距离计算。由于在该计算过程中所有的存储单元可以同时参与计算，因此有着很高的计算效率，同时可以减少在数据传输过程消耗的能量，并且可以提高计算时数据的吞吐率，不需要将数据读出SRAM从而能大大降低功耗。
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公开(公告)号：CN111863050A
公开(公告)日：2020-10-30
申请号：CN202010733140.5
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块；偏移电压存储单元，与放大模块电连接；其中，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为包含电流镜结构，以将放大模块的偏移电压存储在偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。
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公开(公告)号：CN109935260B
公开(公告)日：2020-10-02
申请号：CN201910137690.8
申请日：2019-02-25
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本发明公开了一种利用多次复用策略的平均7T1R单元电路，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管。利用该单元电路结构可以减少面积损耗、提高SRAM读写性能并且保证单边NVM结构的恢复率。
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Patent Agency Ranking
公开(公告)号：CN110995161A
公开(公告)日：2020-04-10
申请号：CN201911250609.3
申请日：2019-12-09
Applicant: 安徽大学
IPC: H03B5/24
Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6-BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6-BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6-BIT电容阵列左端G点形成一个回路，电阻R2和6-BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。
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公开(公告)号：CN110232941A
公开(公告)日：2019-09-13
申请号：CN201910549755.X
申请日：2019-06-24
Applicant: 安徽大学
IPC: G11C11/419 , G11C11/412
Abstract: 本发明公开了一种具有低功耗和写增强的混合10T TFET-MOSFET SRAM单元电路，使用双向导通的NMOSFET代替TFET作SRAM单元的访问管。其利用MOSFET双向导通的特点以及TFET比MOSFET具有更低的阈值电压、更小的泄漏电流、更低的关断电流和更高的开关电流比等优势，减小了TFET SRAM静态功耗，同时也降低了保持状态下的单元泄漏电流；利用读写分离将存储节点与读取路径分开，从而提高了读取稳定性；从单元写速度的仿真结果来看，单元的工作电压越低，写速度越快；在相同的工作电压下如0.4V到0.9V，其静态功耗与6T TFET SRAM单元结构相比，至少降低2个数量级，而且提高了TFET SRAM单元的写裕度，降低了单元的静态功耗，提高了单元的写能力和写速度。
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公开(公告)号：CN105070316A
公开(公告)日：2015-11-18
申请号：CN201510544173.4
申请日：2015-08-27
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种SRAM复制位线电路，包括：时序复制电路模块与复制单元字线电压抬升模块；其中：所述时序复制电路模块并联在复制单元字线与复制位线之间；所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制单元字线的电压越大，放电单元电流及其偏差越大，从而使得时序控制电路延迟偏差越小。本发明提供的电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面积，且不影响芯片运行速度。
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公开(公告)号：CN102779142A
公开(公告)日：2012-11-14
申请号：CN201110177772.9
申请日：2011-06-28
Applicant: 安徽大学
IPC: G06F17/30
Abstract: 本发明公开了一种复杂网络中发现社区结构的技术——基于社区紧密度的快速社区发现方法，其包括计算紧密度矩阵、合并社区和更新紧密度矩阵三部分内容。其中紧密度矩阵中的元素记录的是任意两个社区之间的紧密度值，并且紧密度矩阵能更好的显示网络中节点之间的关系。本发明的特征在于其解决了现有社区发现方法的“大计算量，高复杂度而导致的难以应用在大型社会网络中”的问题。本发明中提出的方法不仅能够有效地发现社区，而且其时间开销也很低——接近线性。本发明还公开了所述的基于社区紧密度的快速发现方法的具体部署和实现方法。采用本发明所提供的技术方案，可以很好地应用于大型社会网络中。
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